扇入型 vs 扇出型 WLP：3大维度对比与5大应用场景选型指南

在移动设备、高性能计算和汽车电子等领域，芯片封装技术正面临前所未有的挑战——如何在更小的空间内实现更高的I/O密度、更优的热性能和更低的成本。晶圆级封装（WLP）作为突破传统封装限制的关键技术，其扇入型（FIWLP）与扇出型（FOWLP）两种路径的选择，直接影响着最终产品的竞争力。

1. 技术原理与核心差异

1.1 结构设计哲学

扇入型WLP遵循"芯片尺寸即封装尺寸"的理念，所有I/O触点通过重布线层（RDL）集中在芯片有效面积内。这种设计使其在移动设备的传感器、电源管理IC等I/O数量有限（通常<200个）的场景中表现优异。

典型结构特征：

• RDL层数：1-2层
• 凸点间距：0.4-0.5mm
• 封装厚度：<0.6mm

扇出型WLP通过环氧树脂模塑化合物重构晶圆，创造额外的布线空间。以台积电InFO技术为例，其允许I/O触点扩展到芯片物理边界之外，实现：

芯片区域I/O + 扇出区域I/O = 总I/O能力

1.2 工艺流程对比

两种技术的核心差异体现在制造流程中：

提示：扇出型工艺中，模塑料与硅芯片的CTE差异（约10ppm/°C vs 2.6ppm/°C）是导致翘曲的主要因素，需要特殊补偿设计。

2. 三大关键维度对比分析

2.1 性能参数矩阵

通过实测数据对比两种技术的极限能力：

电性能表现：

• 信号完整性：扇入型具有更短互连路径（平均0.8mm vs 1.2mm），在10GHz高频下插损低15%
• 寄生参数：扇出型的RDL延伸导致电感增加约20%，但通过屏蔽设计可优化

热管理能力：

# 热阻模型对比计算 fiwlp_thermal_res = 15 # °C/W (芯片直接接触散热) fowlp_thermal_res = 22 # °C/W (模塑料增加热阻) delta_T = power_dissipation * (fowlp_thermal_res - fiwlp_thermal_res)

可靠性数据：

• 温度循环测试(-55°C~125°C)：
  • 扇入型：通过500次循环
  • 扇出型：通过1000次循环
• 跌落测试：扇出型因模塑保护，在1.5m高度多存活30%冲击

2.2 成本模型拆解

采用基于12英寸晶圆的成本分析：

*例外情况：当芯片尺寸<2mm²时，扇出型的面积利用率优势可使成本逆转。

2.3 技术成熟度图谱

根据产业链调研数据：

• 扇入型：

  • 设备国产化率：70%
  • 量产经验：>10年
  • 最大量产尺寸：8mm×8mm

• 扇出型：

  • 设备国产化率：30%
  • 高密度方案量产：台积电/三星主导
  • 先进节点：已支持5nm芯片集成

3. 五大应用场景选型策略

3.1 移动设备

智能手机SoC采用扇出型PoP封装典型案例：

• 苹果A系列芯片：通过InFO-PoP实现
  • 封装厚度减少30%
  • 内存带宽提升40%

关键选型指标：

• 封装厚度容忍度
• 异构集成需求
• 射频干扰敏感性

3.2 汽车电子

ADAS控制器优选扇出型方案源于：

• 工作温度范围：-40°C~150°C
• 振动可靠性要求：>50G加速度
• 长期稳定性：15年使用寿命

失效模式对比：

• 扇入型：焊点疲劳
• 扇出型：界面分层

3.3 高性能计算

GPU/FPGA采用高密度扇出型（HDFO）的三大优势：

1. 实现4HBM2e内存集成
2. 互连密度达1000 I/O/mm²
3. 硅中介层替代方案

CoWoS方案 vs HDFO方案： Interposer面积： 1200mm² vs 800mm² 互连效率： 85% vs 92% 成本比例： 1:0.7

3.4 物联网设备

穿戴设备中的混合选型策略：

• 传感器：扇入型WLCSP
• 主控芯片：扇出型eWLB
• 射频模块：AiP+扇出集成

尺寸优化案例：

• 智能手表模组体积减少40%
• 电池续航提升15%

3.5 医疗电子

植入式设备特殊要求驱动创新：

• 生物兼容性模塑料
• 超薄封装(<0.3mm)
• 电磁屏蔽增强

典型参数对比：

4. 前沿演进与技术融合

芯片异构集成推动扇出技术向三个方向发展：

1. 多维互连：TSV-less 3D集成
2. 混合键合：铜-铜直接键合间距降至10μm
3. 材料创新：低损耗介质(k<3.0)、高导热模塑料(>5W/mK)

近期实测数据显示，采用新型纳米硅填料的扇出封装：

• 热阻降低35%
• 翘曲控制<50μm
• 高频损耗改善20%