MPC860 UPM内存控制器：可编程时序与多主设备协同设计详解

1. MPC860 UPM内存控制器：从可编程时序到多主设备协同

在嵌入式系统开发，尤其是通信和工控领域，MPC860 PowerQUICC系列处理器曾经是许多经典设计的核心。它的强大之处不仅在于集成了PowerPC内核和通信处理模块，更在于其高度灵活的内存控制器。对于需要连接多种类型、不同时序要求存储设备的复杂系统来说，一个“死板”的内存控制器往往是项目瓶颈。MPC860提供的用户可编程机器（UPM）则彻底改变了这一点，它本质上是一个由工程师通过软件定义时序的状态机，让你能像编写程序一样，为SRAM、DRAM、Flash甚至FPGA接口“雕刻”出最精准的控制波形。

我处理过不少从其他处理器平台迁移到MPC860的项目，最头疼的就是内存接口调试。标准内存控制器往往只支持有限的几种配置，一旦遇到非标时序或特殊的内存设备，就只能靠外加CPLD来“打补丁”，增加了成本、功耗和不确定性。而UPM的出现，相当于把CPLD的逻辑集成到了处理器内部，通过填充一个64x32位的RAM阵列，你就能生成几乎任意复杂的控制序列。这不仅仅是灵活性，更是将系统设计的主动权交还给了工程师。今天，我们就深入这个强大模块的内核，拆解其可编程时序的精妙设计，并重点剖析它如何优雅地支持外部主设备，实现真正的多主系统协同。

2. UPM核心架构与可编程时序原理

要驾驭UPM，不能只把它当作一个配置寄存器集合，而应理解其作为“可编程状态机”的运行机理。这决定了我们编写UPM RAM阵列的逻辑。

2.1 UPM的运行机制：一个微码控制的时序发生器

UPM可以看作一个执行“微指令”的专用处理器。它的“程序存储器”就是一段64x32位的RAM阵列，每个32位字就是一条控制外部引脚状态的指令。当CPU或DMA需要访问由UPM控制的内存块时，内存控制器会根据访问类型（单次读、突发读、单次写、突发写、刷新），跳转到RAM阵列中对应的起始地址开始执行这些指令。

每条指令（RAM字）的32个比特被划分为多个字段，每个字段控制一组特定的外部信号：

• CSTx (Chip Select Timing): 控制片选信号CSx和WE、OE的时序。
• BSTx (Byte Select Timing): 控制字节使能信号BS_A[0:3]/BS_B[0:3]的时序，在连接DRAM时通常用作列选通CAS。
• GxTx (General Purpose Line Timing): 控制通用引脚GPL_Ax/GPL_Bx的时序。这是最灵活的部分，可以用来生成RAS、地址锁存使能ALE或任何自定义的控制信号。
• 特殊控制位：如LAST（结束标志）、LOOP（循环控制）、WAEN（等待使能）、AMX（地址复用控制）等。

UPM内部有两个非重叠的时钟相位：GCLK1_50和GCLK2_50。绝大多数信号的变化都发生在这些时钟的下降沿。UPM在每个时钟周期读取一条RAM指令，并根据指令内容，在下一个时钟边沿更新外部引脚的电平。这种“读取-执行”的流水线方式，要求工程师在编写时序时必须超前思考一个周期。

实操心得：在绘制UPM时序图时，我习惯画两条垂直的虚线分别代表GCLK1_50和GCLK2_50的下降沿。在两条线之间的区域，标注当前正在被“读取”的RAM字编号（如RSS, RSS+1）；而在下降沿的时刻，标注的是根据上一个RAM字内容“生效”的信号动作。这个“差一拍”的概念是理解UPM编程的关键，很多时序错乱的问题都源于此。

2.2 GPL5信号的双重角色与精细控制

在所有通用引脚中，GPL5（包括GPL_A5和GPL_B5）是一个功能特别强大的信号，手册中花了大量篇幅描述它。它的行为由多个因素共同决定，理解其控制逻辑是进行高级设计的基础。

GPL5的行为取决于当前是哪个UPM（A或B）在控制访问，以及访问的时钟周期。其控制逻辑可以总结为下表：

核心要点解析：

1. 第一周期的特殊性：在存储器访问的第一个时钟周期，GPL5的电平由选项寄存器ORx中的G5LS位直接决定，与RAM字中的G5Tx无关。这通常用于在访问开始时建立一个确定的初始状态，例如在DRAM访问中，在第一个周期就断言RAS信号。
2. 后续周期的可编程性：从第二个周期开始，GPL5完全由当前执行的RAM字中的G5T4和G5T3位控制。它们分别指定在GCLK2_50和GCLK1_50的下降沿如何驱动GPL5。这提供了极高的时序精度，允许你在一个UPM周期内改变两次GPL5的状态。
3. UPMB的通道选择：对于UPMB，ORx[G5LA]位提供了一个独特功能：它可以选择让GPL_A5而不是GPL_B5来响应UPMB的控制。这在硬件布线受限，或者希望用同一个物理引脚服务于两个不同内存区（分别由UPMA和UPMB控制）时非常有用。

一个典型应用场景：DRAM行选通（RAS）控制假设我们用GPL_A5作为DRAM的RAS信号。在单次读访问中，我们可能这样设计：

• 第一个UPM周期 (RSS)：设置OR1[G5LS] = 0，使得在访问开始时GPL_A5被驱动为低（断言RAS）。
• 第二个UPM周期 (RSS+1)：在RAM字中设置G5T4=1，G5T3=1。这意味着在GCLK2_50下降沿和下一个GCLK1_50下降沿，GPL_A5都保持为高。但由于“差一拍”规则，这个设置控制的是第三个周期的行为。我们通常在这个周期释放RAS。
• 实际效果：RAS在第一个周期变低，并持续到第三个周期开始前，满足了DRAM所需的RAS脉冲宽度。

2.3 地址复用（AMX）的内部与外部实现

地址复用是DRAM接口的标配，用于在有限的引脚上先传送行地址，再传送列地址。MPC860的UPM提供了强大的地址复用支持，可以通过内部逻辑完成，也可以在存在外部主设备时，通过GPL5控制外部复用器。

内部地址复用： 当系统只有MPC860一个总线主设备时，可以使用UPM的内部地址复用功能。这是通过MxMR[AMA/AMB]和RAM字中的AMX字段协同工作实现的。

• MxMR[AMx]：这个3位字段定义了地址映射关系。它指定了处理器的高位地址线（A16-A31）将被映射到哪些外部地址引脚（A0-A15）上。例如，AMx=001表示将内部地址线 A8-A23 映射到外部地址总线 A0-A15 上（A8出现在A0，A9出现在A1，以此类推）。手册中的表15-19提供了针对不同DRAM容量和数据宽度的推荐AMx设置，是宝贵的参考。
• ORx[SAM]：此位控制第一个时钟周期的地址输出是行地址还是列地址。通常，在DRAM访问的第一个周期输出行地址，所以SAM应设置为输出行地址的模式。
• RAM字中的AMX字段：这个2位字段控制后续时钟周期的地址复用。它决定了在下一个周期，外部地址总线上出现的是行地址、列地址，还是来自MAR（内存地址寄存器）的地址。AMX字段是在当前周期被读取，并用于控制下一个周期的地址输出，这再次体现了UPM的“超前”控制特性。

内部地址复用的时序要点： 地址是在GCLK1_50的下降沿被驱动到总线上的。而驱动什么地址，则由前一个RAM字中的AMX字段决定。例如，在DRAM访问的时序中：

1. 周期1 (RSS)：地址总线输出行地址（由ORx[SAM]控制）。
2. 周期2 (RSS+1)：此时输出的地址由周期1的RAM字中的AMX字段控制。我们通常在此周期切换到列地址。
3. 周期3 (RSS+2)：输出的地址由周期2的RAM字中的AMX字段控制。

注意事项：手册中特别强调，如果系统中存在其他总线主设备（如DMA控制器、外部CPU），则绝对不能使用内部地址复用功能。原因是内部复用是MPC860内存控制器内部的映射，外部主设备发出的地址无法经过这个映射逻辑。在这种情况下，地址复用必须在外部通过额外的逻辑（如74FCT系列锁存器）完成，并用一个UPM输出信号（通常是GPL5）来控制外部复用器的切换。

3. 外部主设备支持机制深度解析

在复杂的嵌入式系统中，MPC860往往不是唯一的总线主设备。外部DMA控制器、协处理器或其他微控制器都可能需要访问共享的内存资源。MPC860的内存控制器为此提供了完备的支持，这也是其设计精妙之处。

3.1 外部主设备的类型与接入方式

MPC860将外部主设备分为两类，区分的关键在于它们是否与MPC860的CLKOUT同步。

• 同步外部主设备：这类设备与MPC860共享同一个CLKOUT时钟。它们通过断言传输开始信号TS来发起访问。TS在CLKOUT的上升沿被采样。所有地址、控制和突发信号都必须在TS有效后、下一个CLKOUT上升沿之前保持稳定。MPC860的内存控制器会像处理内部访问一样，为匹配的存储区域生成控制序列，并输出TA（传输应答）信号来结束周期。
• 异步外部主设备：这类设备使用自己的时钟，通过断言地址选通信号AS来发起访问。AS是异步信号，MPC860会先将其同步到内部时钟。随后，内存控制器开始为匹配的存储区域生成控制序列。访问的结束由AS的撤销来标志，同时内存控制器也会撤销TA。这种方式类似于经典的68k系列处理器的总线周期。

要使能外部主设备支持，必须在系统集成单元配置寄存器SIUMCR中设置相应的位：SEME用于同步主设备，AEME用于异步主设备。如果这些位未设置，外部主设备的访问将直接绕过内存控制器，此时外部主设备必须自己生成所有存储控制信号。

3.2 WAEN等待机制：实现与慢速设备的握手

WAEN是UPM RAM字中的一个关键位，它开启了UPM的“等待”功能，用于处理访问时间不确定或非常慢的从设备。其工作原理根据主设备类型有所不同。

对于同步主设备（包括MPC860自身和外部同步主设备）： 当UPM执行到一条WAEN=1的RAM字时，它会在下一个GCLK2_50的下降沿采样外部输入信号UPWAIT。如果UPWAIT为高（有效），UPM会冻结在当前状态。所有由UPM控制的输出信号（如CSx,GPLx,WE/OE等）将保持在前一个RAM字所定义的电平上，就像时间暂停了一样。UPM会持续在每个周期采样UPWAIT，直到其变为低电平，然后才继续执行RAM阵列中的下一条指令。这允许外部设备通过拉高UPWAIT来插入任意数量的等待状态。

对于异步外部主设备： 此时，AS信号扮演了等待信号的角色。当UPM执行到一条WAEN=1的RAM字时，它会检查AS信号是否在之前的GCLK2_50下降沿被采样为有效。如果是，UPM同样进入冻结状态。外部信号被锁定，TA信号也保持在其编程状态（通常为高，表示未就绪）。当异步主设备准备好结束周期时，它撤销AS信号。MPC860在同步到AS撤销后，UPM会立即将所有输出驱动为高（异步于AS的撤销），并继续执行直到遇到LAST=1的RAM字来结束整个模式。

WAEN机制的应用价值：

1. 连接层次化总线：假设MPC860通过一个桥接芯片访问另一条总线上的内存。当MPC860发起读请求时，桥接芯片可能因为目标总线被占用而无法立即响应。此时，桥接芯片可以断言UPWAIT，让UPM等待，直到目标总线空闲并取回数据。
2. 连接慢速FIFO或双端口RAM：这些设备的“就绪”时间可能不固定。使用WAEN机制，可以让设备自己决定何时数据有效，实现了完全由从设备控制的握手。
3. 替代GPCM的外部TA：对于由GPCM控制的存储块，可以通过设置ORx[SETA]来依赖外部产生的TA信号。而UPM的WAEN机制提供了另一种更灵活的握手方式，特别是当需要与UPM生成的其他复杂控制信号（如RAS/CAS）严格同步时。

3.3 多主设备系统中的地址复用解决方案

如前所述，当系统中有外部主设备时，必须使用外部地址复用器。MPC860巧妙地利用GPL5信号来控制这个外部复用器。

设计思路：

1. 将MPC860的地址总线A[0:31]和BADDR[28:30]连接到外部复用器（如两片74FCT16373锁存器）的输入。
2. 使用GPL5作为复用器的选择信号。例如，当GPL5=0时，复用器输出行地址（来自A[0:31]的某一部分）；当GPL5=1时，输出列地址（来自BADDR[28:30]和A[0:31]的其他部分）。
3. 在UPM的RAM阵列中编程GPL5的时序，使其在DRAM访问的适当时刻切换，从而控制外部复用器输出正确的地址。

BADDR[28:30] 的作用：BADDR[28:30]是MPC860为支持突发访问而专门设计的内部信号。当内部主设备发起突发访问时，它们直接复制A[28:30]的初始值。关键点在于：当外部同步主设备发起突发访问时，在第一个周期，BADDR[28:30]同样锁存外部主设备地址线A[28:30]的值。在后续的突发周期中，BADDR[28:30]会根据UPM的编程自动递增（或按其他模式变化），为外部主设备的突发访问提供正确的列地址序列。这个功能对于实现页模式DRAM的突发读写至关重要。

4. 实战：配置UPM连接页模式DRAM

理论最终要服务于实践。我们以一个经典的连接为例：使用UPMA控制一个由4片256Kx8位DRAM（如MCM84256）组成的1MB、32位宽存储系统。

4.1 硬件连接与信号分配

首先进行硬件规划，这是编写UPM程序的基础。

• 地址线：DRAM芯片通常有9根地址线（A0-A8）。我们需���将MPC860的地址线通过复用后连接到这些引脚。根据表15-19，对于32位宽、1MB的存储体，行/列地址均为9位，AMA应设置为001。这意味着：
  • 行地址期：A[21:29]出现在外部地址总线A[0:8]上。
  • 列地址期：BADDR[28:30]和A[21:26]经过组合，出现在外部地址总线A[0:8]上（具体组合方式由AMX字段控制）。
• 控制线：
  • CS1：连接到所有4片DRAM的RAS引脚。由UPM的CSTx字段控制。
  • BS_A[0:3]：分别连接到4片DRAM的CAS引脚。由UPM的BSTx字段控制。
  • GPL_A5：作为外部地址复用器的选择信号（如果有多主设备），或者直接作为RAS（如果只有MPC860一个主设备且使用内部复用）。本例假设为单主设备，使用内部复用，GPL_A5可用作其他控制。
  • WE：连接到所有DRAM的W引脚。由UPM的CSTx字段控制。
  • OE：连接到所有DRAM的OE引脚（如果存在）。通常WE和OE可以合并控制。

4.2 UPM RAM阵列编程示例（单次读）

我们需要为每种访问类型（单次读、突发读、单次写、突发写、刷新）定义一段RAM程序。这里以最复杂的单次读为例，拆解其编程过程。我们假设目标DRAM的时序要求为：tRCD（RAS到CAS延迟）为2个时钟周期，tCAS（CAS脉冲宽度）为1个周期，tRP（RAS预充电时间）为2个周期。

我们需要将时序图翻译成RAM字。假设从地址RSS开始执行单次读序列：

1. RSS (周期1)：

   • 动作：驱动行地址，断言RAS(CS1变低)，撤销CAS(BS_A[0:3]变高)。
   • RAM字设置：
     • CSTx: 设置CS1为有效低。
     • BSTx: 设置所有BS_A[0:3]为高（无效）。
     • AMX: 设置为“输出行地址”模式（因为下一个周期要输出列地址，当前周期需提前设置）。
     • G5Tx: 根据是否需要控制外部复用器来设置。本例用内部复用，可设为无关。
     • LAST: 0，序列未结束。
     • LOOP: 0。
     • WAEN: 0。

2. RSS+1 (周期2)：

   • 动作：保持RAS有效，驱动列地址，准备断言CAS。
   • RAM字设置：
     • CSTx: 保持CS1有效。
     • BSTx: 保持BS_A[0:3]为高。
     • AMX: 设置为“输出列地址”模式。
     • LAST: 0。

3. RSS+2 (周期3)：

   • 动作：断言CAS(BS_A[0:3]根据字节使能变低)，OE有效，开始读取数据。设置UTA=1，表示下一个周期将驱动TA有效。
   • RAM字设置：
     • CSTx:CS1保持有效，OE变有效。
     • BSTx: 根据访问的字节使能，将相应的BS_A[x]驱动为低（断言CAS）。
     • UTA: 设置为1。注意：TA是在GCLK2_50上升沿驱动的，但UTA位在当前周期 (GCLK2_50上升沿) 被采样后，TA会在下一个GCLK2_50上升沿被驱动有效。因此，我们需要提前一个周期设置UTA。
     • LAST: 0。

4. RSS+3 (周期4)：

   • 动作：TA信号在本周期初的GCLK2_50上升沿被驱动有效，通知主设备数据已就绪。撤销CAS和OE，准备释放RAS。
   • RAM字设置：
     • CSTx:OE变无效。
     • BSTx: 所有BS_A[0:3]恢复为高。
     • UTA: 0（TA已由上一周期指令驱动，本周期恢复）。
     • LAST: 0。

5. RSS+4 (周期5)：

   • 动作：撤销RAS(CS1变高)。启动禁止定时器 (TODT=1)，为同一存储体的下一次访问提供预充电时间。
   • RAM字设置：
     • CSTx:CS1变高。
     • TODT: 设置为1，启动禁止定时器。定时器时长由MAMR[DSA]字段定义。
     • LAST: 设置为1，表示模式结束。UPM执行完此指令后，将等待下一个请求。

编程技巧：在编写RAM字时，一个非常有效的方法是使用一个二维表格或电子表格。每一行代表一个RAM字（一个UPM周期），每一列代表RAM字中的一个控制位字段（CST1, CST2, BST0-BST3, G0T1, G5T4...等）。先画出理想的时序波形图，然后在每个时钟边沿确定信号的目标状态，最后将这些状态“翻译”成对应字段的比特值填入表格。许多厂商提供的配置工具（如UPM配置器）本质上就是帮你可视化地完成这个填表过程。

4.3 关键寄存器配置

完成RAM阵列编程后，需要通过内存控制器寄存器将其写入，并配置相关参数。

1. 写入RAM阵列：通过内存命令寄存器MCR和内存数据寄存器MDR配合操作。先将一个32位的RAM字写入MDR，然后向MCR发出WRITE命令（指定地址），将该字写入UPM RAM。循环此过程，填充所有64个条目。
2. 配置存储块寄存器：
   • BR1: 设置MS = 10选择UPMA，PS = 00选择32位端口大小，WP = 0允许读写。
   • OR1: 设置SAM = 1，表示在第一个周期输出列地址（对于本例的DRAM，实际是行地址，这里SAM的定义与习惯相反，需根据手册确认），BIH = 0以支持突发访问。
3. 配置UPM模式寄存器：
   • MAMR: 这是UPMA的主配置寄存器。
     • AMA = 001: 选择9位列地址（对应1MB DRAM的配置）。
     • DSA = 01: 设置禁止定时器为2个时钟周期（满足tRP）。
     • GPLA4DIS = 0: 使能UPWAITA信号功能（如果需要等待机制）。
     • RLFA = 0011,WLFA = 0011: 设置读和写循环字段为3（用于控制突发访问的循环次数）。
     • PTA: 根据系统时钟（如25MHz）和DRAM刷新要求（如512次/8ms）计算出的刷新定时器初值。
     • PTAE = 1: 使能周期性定时器A，用于自动刷新。

5. 外部主设备接入实战与调试要点

将外部主设备接入UPM控制的内存区域，是系统集成中的高级课题。这里以同步外部主设备突发读页模式DRAM为例，分享关键步骤和避坑经验。

5.1 硬件互联设计

参考手册图15-49，关键连接如下：

• 地址总线：外部主设备的A[0:31]与MPC860的A[0:31]并接。
• 控制总线：外部主设备的TS,RD/WR,BURST,TA,TSIZ[0:1]连接到MPC860对应引脚。
• 数据总线：D[0:31]并接。
• 仲裁信号：外部主设备可能需要通过BR/BG/BB与MPC860进行总线仲裁。
• 关键信号：
  • CS1：连接到DRAM的RAS。
  • BS_A[0:3]：连接到DRAM的CAS[0:3]。
  • GPL_A5：连接到外部地址复用器的选择端。
  • BADDR[28:30]：连接到外部地址复用器的“列地址”输入源。
  • MPC860的A[21:29]等：连接到外部地址复用器的“行地址”输入源。

5.2 UPM编程的调整

对于外部主设备访问，UPM的编程逻辑与内部访问大部分相同，但有几个关键区别：

1. GPL5的初始状态：在UPM模式寄存器MAMR中，G5LS位的设置变得至关重要。它决定了在外部主设备访问的第一个周期，GPL_A5的电平，从而决定了外部复用器最初输出的是行地址还是列地址。必须根据硬件设计中复用器的逻辑来正确设置G5LS。
2. BADDR的使用：在UPM的RAM程序中，用于输出列地址的AMX字段，现在控制的是BADDR[28:30]与部分地址线的组合输出。对于突发访问，UPM会自动递增BADDR[28:30]，因此RAM程序本身不需要为每个突发节拍编写不同的指令，而是可以利用LOOP功能。
3. TA的生成：TA的生成逻辑不变。UPM在编程的指定周期驱动TA有效，向外部主设备表明数据就绪。时序必须满足外部主设备对TA建立和保持时间的要求。

5.3 常见问题与排查技巧

在多主设备UPM调试中，问题往往比较隐蔽。以下是一个排查清单：

调试心法：调试UPM，尤其是多主设备场景，逻辑分析仪是你的最佳伙伴。必须同时捕获以下信号组进行关联分析：

1. MPC860控制信号组：CLKOUT,GCLK2_50,TS/AS(区分主设备),TA,CSx,BSx,GPL5。
2. 地址/数据总线组：A[0:31],BADDR[28:30],D[0:31]。
3. 最终存储设备信号组：DRAM的RAS,CAS,A[0:8],DQ。

通过对比实际波形与UPM RAM程序理论上应产生的波形，可以逐周期定位问题所在。很多时候，问题就出在某个RAM字的某个控制位被设成了“无关”态，而硬件实际响应了一个非预期的值。

MPC860的UPM是一个需要精心设计和调试的模块，但一旦掌握，它提供的灵活性是无与伦比的。它允许你将内存接口的时序优化到极致，并从容应对多主设备、复杂存储器的系统挑战。这份控制力，正是资深嵌入式工程师价值的体现。希望这篇深入的分析，能帮助你在下一个项目中更自信地驾驭这个强大的工具。