基于FPGA的QPSK软解调+卷积编码Viterbi译码通信系统开发,包含帧同步,信道,误码统计,可设置SNR

 

1.引言

 基于FPGA的QPSK软解调+卷积编码Viterbi译码通信系统开发,包含帧同步,高斯信道,误码统计,可设置SNR。系统包括QPSK调制模块，QPSK软解调模块，217卷积编码模块，维特比译码模块，AWGN信道模块，误码统计模块，帧同步模块，数据源模块等。

2.算法仿真效果

3.算法涉及理论知识概要

整体系统结构如下所示：

数据源模块 → 217卷积编码模块 → QPSK调制模块 → AWGN信道模块 →QPSK软解调模块 → 帧同步模块 → 维特比译码模块 → 误码统计模块

4.Verilog程序接口

module QPSK_tops(
input i_clk,
input i_clkdx,
input i_clkd2x,
input i_rst,
input signed[1:0]i_en,
input            i_bits,
input signed[7:0]i_SNR,output [1:0]o_enc,output signed[15:0]o_Ifir,
output signed[15:0]o_Qfir,
output signed[15:0]o_Nmod_T,output  signed[31:0]o_rmodc,
output  signed[31:0]o_rmods,
output signed[31:0]o_rIfir,
output signed[31:0]o_rQfir,output [1:0]o_Ibits_data,
output [1:0]o_Ibits_head,
output [7:0]o_Ipeak,
output  o_Ien_data,
output  o_Ien_pn,
output  o_Iframe_start, output [1:0]o_Qbits_data,
output [1:0]o_Qbits_head,
output [7:0]o_Qpeak,
output  o_Qen_data,
output  o_Qen_pn,
output  o_Qframe_start, 
output o_dec_enable, 
output o_dec, 
output signed[31:0]o_error_num,
output signed[31:0]o_total_num  
);
0sj2_080m