FPGA: XPM与IP模式下FIFO的比较
概述
本文档旨在探讨在FPGA设计中，XPM (Xilinx Parameterized Macros) 模式的FIFO是否能原位替代IP模式的FIFO。通过两种不同情况的实验进行验证：输入输出位宽相同和输入输出位宽不同。
实验设置
创建FIFO IP和XPM FIFO进行比较。
输入输出位宽相同的情况
IP与XPM模式实验
在输入输出位宽相同的情况下，IP模式的FIFO输出与XPM模式的FIFO输出完全一致。
实验结论
在输入输出位宽相同的情况下，IP模式的FIFO和XPM模式的FIFO可以互换。
输入输出位宽不同的情况
为了详细比较两种模式在位宽不匹配时的行为，实验设定为：输入位宽为128bit，输出位宽为32bit。
IP模式实验 (使用Block Memory Generator 或 FIFO Generator IP)
- FIFO创建:
- 使用Xilinx IP Catalog中的 FIFO Generator IP 或 Block Memory Generator IP (配置为FIFO模式)。
- 配置参数：
- Write Width (输入位宽): 128 bit
- Read Width (输出位宽): 32 bit
- 其他参数（如深度、BRAM/分布式RAM等）根据验证需求选择，但通常不影响读写顺序。
- 数据写入:
- 写入逻辑模拟向FIFO中写入128bit的数据。
- 写入的数据是按字节递增的，例如：
0f0e0d0c0b0a09080706050403020100(16个字节，即128bit)。
- IP模式FIFO输出:
- 从32bit的读端口读取数据。
- 当写入
0f0e0d0c0b0a09080706050403020100时，读出的顺序为：- 第一个32bit数据:
0f0e0d0c - 第二个32bit数据:
0b0a0908 - 第三个32bit数据:
07060504 - 第四个32bit数据:
03020100
- 第一个32bit数据:
- 结论: IP模式的FIFO在输入位宽大于输出位宽时，通常采用MSB (Most Significant Bit) 在前，从高位到低位截取的方式输出数据。即先输出128bit数据中的最高32bit，然后是次高32bit，以此类推。
XPM模式实验 (使用XPM_FIFO_ASYNC 等)
- FIFO创建:
- 使用XPM库中的 XPM_FIFO_ASYNC 或 XPM_FIFO_SYNC 宏。
- 配置参数（VIVADO HDL代码中设置）：
WRITE_DATA_WIDTH: 128READ_DATA_WIDTH: 32- 其他参数，如深度、时钟域等根据实际需求配置。
- 一个关键的XPM参数是
DOUT_RESET_VALUE（或类似参数），以及对INIT_FULL状态的处理，这些可能影响上电后的行为，但对读写顺序的影响较小。 - 另一个重要的参数是
CASCADE_WIDTH或EXP_DEPTH，这些参数定义了FIFO的实现方式和深度。
- 数据写入:
- 与IP模式相同，写入128bit的按字节递增数据。
- XPM模式FIFO输出:
- 从32bit的读端口读取数据。
- 当写入
0f0e0d0c0b0a09080706050403020100时，读出的顺序为：- 第一个32bit数据:
03020100 - 第二个32bit数据:
07060504 - 第三个32bit数据:
0b0a0908 - 第四个32bit数据:
0f0e0d0c
- 第一个32bit数据:
- 结论: XPM模式的FIFO在输入位宽大于输出位宽时，其输出顺序与IP模式相反，通常采用LSB (Least Significant Bit) 在前，从低位到高位截取的方式输出数据。
实验结论
当输入输出位宽不同时，IP模式的FIFO和XPM模式的FIFO由于对数据的截取和输出顺序处理方式不同（一个从高位开始，一个从低位开始），因此不能原位替换。直接替换会导致数据顺序错误。
总结论
- 在输入输出位宽相同的情况下，IP模式的FIFO和XPM模式的FIFO可以互换。
- 当输入输出位宽不同时，IP模式的FIFO和XPM模式的FIFO不能原位替换。替换时需要注意数据位序（endianness）问题，可能需要额外的位序调整逻辑。