1. 项目概述与场景价值1.1 什么是ADF网表文件为什么要折腾它先说结论ADF文件是紫光同创PDS开发环境下的加密网表格式。你可以把它粗暴理解为FPGA界的“编译后的目标文件”对Xilinx平台来说类似NGC/EDF网表对Intel平台来说类似VQM文件。这个文件里封装了已经综合过的逻辑电路描述但看不到RTL源码只暴露对外接口和必要的时序信息。为什么需要这个玩意儿我这些年做FPGA项目遇到过三个非常典型的场景。第一个场景是IP保护。公司花了几百万研发出来的算法模块比如PCIe控制器、视频ISP流水线、信号处理链路要把这些模块卖给客户或者给别的部门复用但不能把源码交出去——万一泄露等于核心技术白送。用ADF网表交付客户能正常使用功能却拿不到你的寄存器传输级代码反推难度的十分巨大。第二个场景是团队协作。一个大的FPGA工程往往拆成好几个子模块分给不同工程师做。A工程师做接口控制B工程师做算法模块C工程师做缓存管理。如果大家都拿源码合到一起编译每次综合时间半小时起步一旦有人改了代码整个工程都要重新跑一遍。但假如接口模块编译成ADF网表固定下来其他工程师只需要把ADF当作IP核一样调用工程综合速度能快好几倍调试周期也能压缩一大截。第三个场景是第三方IP交付。很多专业IP提供商就是靠卖FPGA IP吃饭的他们不可能把源代码给客户交付的形式就是网表文件。在紫光同创的生态下ADF就是你们之间的标准交付格式。1.2 这个指南适合谁读如果你是紫光同创FPGA的新手刚装好PDS环境想搞明白ADF文件怎么生成、怎么用这篇文章是为你准备的。如果你已经有一段时间的紫光同创开发经验但一直是用完整源码跑工程从来没接触过网表交付你需要这篇文章帮你打通认知闭环。如果你正在给自己的模块做IP化封装或者需要接收第三方提供的ADF文件做系统集成这篇文章会给你提供直接可用的操作路径和避坑清单。需要注意的是紫光同创的生态相比Xilinx和Intel来说还处于成长期PDS工具链的一些功能完善程度不如Vivado和Quartus但基本能力已经齐备。ADF网表的使用就是其中一个实用且容易踩坑的功能。1.3 准备工作清单在开始折腾ADF之前你需要先确认几样东西紫光同创FPGA开发板一块型号不限推荐PGL22G或者PGL50H这两个型号在市面上比较好买例程也多。PDS开发环境已安装完成。PDS是紫光同创官方的FPGA开发软件类似Xilinx的Vivado或者Intel的Quartus集成了工程管理、综合、布局布线、时序分析、下载调试等功能去官网注册之后就能免费下载。一块能用的下载器紫光同创的JTAG调试器。一个最简单的流水灯或者计数器的RTL工程用于验证ADF封装流程。注意PDS工具主要支持Windows和Linux两个平台我自己用的是Windows版本。不同的PDS版本在界面细节上会有些差异但核心操作逻辑是一样的你手头的版本如果界面不太一样按功能对应着找就行。2. 黑匣子封装的原理与设计思路2.1 黑匣子的底层逻辑FPGA工程的开发流程大致是这样的RTL代码编写 → 逻辑综合 → 布局布线 → 生成比特流 → 下载调试。其中综合这一步做的事情是把用Verilog或VHDL写的高层电路描述转换成由基本逻辑单元查找表、触发器、块内存、DSP切片等组成的门级网表。黑匣子封装做的事情就是在综合这一步做文章。源模块用正常的RTL流程开发功能验证通过之后单独对这个模块执行综合生成的网表不直接用于布局布线而是保存成ADF文件。之后在整个工程里用空壳模块替代源模块的位置只保留端口定义内部逻辑改为引用这个ADF文件。打个比方这就跟你在出版社出书一样。你把内容写好了出版社负责排版印刷成书这是综合过程。但你不想把源稿给读者只希望读者能拿到一本装订好的书来读。ADF就是这本印好的书空壳模块就是书的封面和目录——告诉外面的人这本书讲什么章节但里面的印刷内容被固定在纸页上读者翻到的就是成品改动不了内容。2.2 为什么选用ADF而不是其他方案紫光同创FPGA工程里加密交付的方案实际上不止ADF一种我想很多人也好奇为什么强调学ADF。让我对比一下我实际接触过的几种做法。第一种方案是直接交付比特流文件。这是最彻底的加密方式直接把布局布线后的bit流给客户。但问题是客户完全没法改任何逻辑也没法做时序约束和仿真板卡一换引脚就得重新找你灵活性几乎为零。第二种方案是交付RTL源码但打乱变量名和模块名。这种混淆方案安全性很差综合工具一跑就能理清结构懂的都懂这顶多算个形式主义真拿去保护核心算法还是不靠谱。第三种方案是系统级加密比如做一些ID识别和逻辑锁。但这种方式治标不治本逻辑锁攻破的门槛不高而且容易引起客户和供应商之间的信任纠纷。ADF网表方案的优势在于交付的是模块级网表底层是门级电路描述算法结构被综合优化得面目全非反推难度高接口信息是完整的客户可以做系统集成、引脚分配、时序约束工具链全流程支持不需要额外的第三方工具PDS环境内置全套操作。2.3 ADF与Vivado/Quartus对应关系的横向对照我列一张表帮那些之前玩过Xilinx或者Intel平台的朋友快速建立认知映射。平台开发工具网表封装格式空壳模块语法综合策略紫光同创PDSADF例化前向声明机制类似Vivado的OOC综合XilinxVivadoNGC/EDF黑盒声明/例化OOC综合IntelQuartusVQM黑盒声明/例化FPGACOMPILERLatticeRadiant/DiamondEDIF黑盒声明/例化SynplifyPro原理都是同一个路子模块级网表交付上层做黑盒引用。所以你今天学会了紫光同创的ADF封装换到别的平台也大概知道应该去工具链的哪个位置找对应的功能。2.4 什么场景下不适合用ADF网表这个方法虽然好用但我也得泼几盆冷水有几个场景不建议你做ADF封装。第一个是模块还在频繁迭代的开发阶段。网表的迭代效率远低于源码。每次改功能都要重新综合、重新生成网表、重新交付如果一天改八次逻辑用网表封装会把自己折磨到怀疑人生。第二个是需要跨平台移植的模块。比如你的模块后面可能要迁到Xilinx的平台上网表的可移植性为零换了平台就要重新拿源码综合。所以做模块规划的时候要三思如果产品线未来有跨平台计划建议先别急着加密交付。第三个是仿真需求特别重的模块。ADF网表的仿真支持相对有限功能仿真基本没问题但需要支持特殊仿真模型的场景就比较麻烦比如加密的仿真模型或者复杂时序模型这些在ADF格式下都不太好处理。3. ADE网表封装实操从零开始完整流程3.1 模块级综合的准备动作在开始封装之前你手上得有一段“正经”的源模块RTL代码。我这里用一个简单的脉宽调制呼吸灯模块来做演示。模块代码长这样module pwm_breath ( input clk, input rst_n, input [15:0] period, input [15:0] duty, output reg pwm_out ); reg [15:0] counter; always (posedge clk or negedge rst_n) begin if (!rst_n) begin counter 16d0; pwm_out 1b0; end else begin if (counter period - 1b1) counter 16d0; else counter counter 1b1; pwm_out (counter duty) ? 1b1 : 1b0; end end endmodule这个模块的功能是产生一个频率和占空比可调的脉宽调制信号用来做LED呼吸灯效果也可以扩展到电机调速、蜂鸣器控制等场景。代码很简单但用来做ADF封装流程的演示足够了。在封装之前有几件事是必须做的。第一件事是功能仿真验证。模块功能必须在源层级验证通过因为一旦封装成网表再发现问题排查难度会指数级上升。很多坑在网表里表现得很诡异有时候你根本分不清是逻辑错误还是时序问题。第二件事是端口规划。想清楚模块的对外接口包括信号名、位宽、方向、时序协议。网表封装后接口就固定了之后想加一个信号就需要重新生成网表和空壳模块代码里的引用也要全部改。第三件事是命名规范。建议在模块名前加一个项目前缀或者公司前缀比如acme_pwm_breath。因为网表交付给客户之后客户可能会集成十几个不同的IP模块如果不小心重名了引用的就是别人家的模块等到布局布线阶段才发现问题就晚了。3.2 在PDS中创建ADF网表的步骤下面进入正题PDS环境下的ADF封装实操。打开PDS创建一个新工程工程类型选择“综合工程”。然后添加你的源模块——注意只添加你要封装的模块不要添加顶层文件和测试文件。这个操作逻辑跟Vivado的OOC综合基本一致单独拎出一个模块来做独立综合。在工程属性设置里有一个“综合策略”的区域需要把模块标记为顶层。这样PDS综合器只对这个模块做综合不会去管外部的约束和引脚分配。工程设置好之后执行综合。综合完成后PDS会生成综合网表。这时候找到菜单栏的重定向输出在综合设置中指定生成ADF文件或者通过工程属性把综合输出格式改为ADF。具体路径是这样的工程管理器 → 工程属性 → 综合 → 其他综合选项VLOG参数填入ADF输出相关的选项然后重新综合就能得到ADF文件。生成的ADF文件会默认放在工程目录下的prj文件夹里和综合输出的其他文件在一起。实操心得我第一次操作的时候没找到在哪里配置ADF输出后来发现不同PDS版本入口略有不同。如果你用的是新版PDS可以试试直接在综合流程中右键“生成IP核”在IP核设置页签里选择网表输出类型我记得新版PDS把这个功能跟IP核管理做了整合。找不到就多点点右键菜单PDS的很多功能都藏在右键菜单里。3.3 创建空壳模块的正确姿势拿到ADF网表文件之后你的RTL代码不能直接不管了因为在集成工程里引用ADF时综合器会去寻找对应的模块声明找不到声明就会报Module not found之类的错误。所以需要写一个空壳模块也就是顶层接口声明告诉综合器这个模块存在端口长什么样不用管内部逻辑是什么。空壳模块的代码如下module acme_pwm_breath ( input clk, input rst_n, input [15:0] period, input [15:0] duty, output pwm_out ); // 这里不需要任何逻辑实现 // 网表会在综合阶段通过ADF文件自动匹配 endmodule有朋友可能会问这看起来不就是个没有逻辑的空模块吗综合器遇到这种没逻辑的模块按常理应该会优化掉才对为什么它能正常引用ADF网表这是因为PDS综合器有个机制当工程里的ADF网表和空壳模块的模块名、端口列表完全匹配的时候综合器会把两者的信息合并ADF里包含真正的门级电路实现空壳模块只贡献了接口定义。综合器看到这种情况不会把模块优化掉而是把网表内容和模块声明关联起来。这里有几个容易踩的坑我挨个说。空壳模块的端口定义必须和源模块完全一致信号名、位宽、方向都不能错。哪怕只是把输出端口定义成同名的reg类型都可能导致匹配不上。我就干过这种事情把源模块的输出信号在空壳模块里声明成了wire结果综合阶段一直报接口不匹配。空壳模块里不能有任何逻辑赋值。有些朋友习惯性地写个assign pwm_out 1b0以防万一但这样会破坏网表匹配机制导致生成的网表完全废弃掉空壳模块的逻辑之外还会覆盖掉ADF内部的逻辑出来的功能就是错的而且极难排查。模块名要全局唯一。空壳模块的module名和ADF网表给定的模块名必须一字不差如果误写了一个字母PDS综合器会把ADF当作孤儿网表丢掉然后你的空壳模块就真的变成了一个空壳综合出来的电路就是空的功能自然完全不对。3.4 集成调用的完整动作空壳模块写好后在顶层模块中正常实例化它。调用方式跟普通模块完全一样。module top ( input clk, input rst_n, output led_out ); wire [15:0] period; wire [15:0] duty; // 一些逻辑用来产生period和duty信号 // ... acme_pwm_breath u_pwm ( .clk (clk), .rst_n (rst_n), .period (period), .duty (duty), .pwm_out (led_out) ); endmodule顶层综合的时候把之前生成的ADF文件一起加入工程设置好约束执行布局布线生成比特流。整个流程跑下来是顺的但有几个细节值得多说两句。ADF文件加入工程的方式有两种一种是在PDS工程管理器中手动添加ADF文件到工程另一种是在综合约束文件里用命令来指定。手动添加比较直观右键工程文件树 → 添加文件 → 选择ADF文件即可。3.5 PDS环境下的具体操作路径因为PDS的菜单层级比较多我把完整的点击路径整理出来方便你照着操作。新建工程文件 → 新建工程 → 工程名称例如adf_demo → 工程路径 → RTL工程类型 → 添加源模块代码 → 选择目标FPGA型号。模块级综合工程管理器 → 选择要封装的模块文件 → 右键 → 设置为顶层 → 综合 → 在综合属性中配置ADF输出。添加ADF到集成工程工程管理器 → 添加文件 → 选择ADF文件 → 综合 → 布局布线 → 生成比特流。这里有一个值得注意的地方如果你修改了源模块代码要重新生成ADF文件PDS工具不会自动帮你刷新。你得手动在工程属性里清掉旧ADF的引用替换成新的ADF文件再重新跑综合。如果不替换你改的代码不会生效但你也不知道为什么会白白浪费好几个小时排查“灵异问题”。4. 时序约束与仿真验证的关键细节4.1 黑匣子模块的时钟和复位处理网表封装之后时序行为不变的但约束设置上有些地方需要额外注意。PDS的时序约束和Vivado类似也是通过SDC文件来管理和约束的。对于黑匣子模块最关键的是时钟约束。进到黑匣子里的时钟必须在顶层约束中明确创建出来确保综合器在分析时序路径的时候知道跨过黑匣子边界的信号用了什么时钟频率。create_clock -name clk_sys -period 10.000 [get_ports clk]这条命令创建了一个100MHz的时钟约束。如果你的外部晶振频率和这个不一致记得改成实际频率。对于复位信号要做异步复位同步释放的约束set_false_path -from [get_ports rst_n] -to [get_pins u_pwm/*]这句的意思是告诉时序分析工具复位信号不必按普通数据路径的时序关系来分析它是异步信号这条路径做假路径处理就完事了。很多新手在这个地方会纠结——其实不需要想太多复位信号就是特殊对待这是行业通用的处理方式。4.2 功能仿真验证的常规做法封装成ADF网表之后仿真怎么做这是大家问得最多的问题之一。功能仿真层面有两种常见策略。策略一仿真时还是用源模块不碰ADF模块。在仿真工程里把顶层例化的acme_pwm_breath这个模块直接整体替换为源RTL文件参与仿真。这种做法适合功能验证阶段跑的是行为级模型速度快调试方便。等到仿真通过之后再把源模块从仿真工程中摘掉换成ADF文件和空壳模块做网表级仿真。策略二直接拿ADF网表做仿真。PDS支持对ADF网表进行功能仿真但需要一些额外的准备。具体做法是生成一个行为级仿真模型或者直接在测试平台中只例化空壳模块配合ADF进行仿真。这种方法更接近真实情况但仿真的速度会慢一些。我个人习惯的做法是两层都做第一层用源模块跑快速功能验证第二层用ADF网表跑一次最终的确认仿真。这样既保证了开发效率又能验证封装过程的正确性。注意ADF网表做时序仿真的支持不如功能仿真完善。如果需要做精确的时序仿真建议依赖PDS的时序分析报告来做判断而不是完全依赖仿真波形。4.3 时序收敛的几个实用技巧黑匣子封装完成后集成到顶层工程里如果出现时序不收敛的问题不要慌。根据我做过的多个网表集成项目经验这里有几个通用排查思路。先检查时钟约束是否完整。确认时钟在顶层约束中已经创建且黑匣子的输入输出接口路径上没有遗漏的时钟域。黑匣子内部看不到时钟树但输入时钟信号会直接影响内部所有时序单元的时钟关系时钟约束不正确大概率会有时序违例。再确认跨模块路径的约束是否合理。如果设计中存在跨黑匣子边界的路径需要特别关注I/O延迟约束的设置必要时可以增加一个周期的约束余量。然后检查复位释放时序。黑匣子内部的复位逻辑有自己的复位树结构如果顶层复位信号释放太快黑匣子内部处于不稳定状态的时间窗口会比预期长。建议复位释放之后至少等待10个时钟周期再开始正常工作。最后如果时序还是不收敛可以考虑在顶层把黑匣子接口路径打断插入寄存器缓冲。但这是一个大动作涉及到功能和时序的重新验证能不动尽量别动。5. 常见问题排查与经验总结5.1 排查速查表我在折腾ADF网表和PDS环境的过程中积累了一些排查经验整理成表格方便你对照处理。问题现象可能原因解决方案综合报错Module not foundADF文件未加入工程手动添加ADF文件到工程或检查模块名拼写综合通过但输出波形为高阻态空壳模块里包含逻辑赋值删除空壳模块里的所有逻辑布局布线报错接口端口不匹配空壳模块端口定义与源模块不一致逐信号核对端口名称、位宽、方向ADF文件更新后功能未变PDS未识别新ADF在工程中移除旧ADF引用再重新添加时序分析报错找不到时钟时钟未在SDC中创建添加create_clock约束仿真输出全XIP版本号不一致检查源模块版本和ADF版本对应关系例化多个相同ADF模块时报错重名模块名发生冲突确保模块名前缀全局唯一5.2 PDS环境踩过的坑PDS工具相比Vivado还是有一些脾气。几个我记得比较深的坑写在这里供大家借鉴。第一个是工程路径的问题。PDS对工程路径中的中文字符、空格和特殊符号非常敏感出现过工程放在中文路径下导致综合失败的情况。建议所有工程路径统一使用英文字母、数字和下划线目录层级最好不要超过三级。如果你用的是Windows系统路径长度也要注意太长会被系统限制。第二个是PDS版本兼容性的问题。用新版本PDS生成的ADF文件往旧版本PDS工程里放经常会出现格式不兼容的报错。如果你需要跟外部团队协作务必确认双方PDS版本一致或者约定一个最低版本。我吃过这个亏拿新版本生成的ADF给客户客户那边用旧版本PDS打不开来回折腾了一个星期。第三个是多开工程内存占用的问题。PDS是一个比较吃内存的软件综合和布局布线的资源消耗比较大。如果你同时打开三四个大型工程内存占用很容易飙升极端情况下会直接卡死导致未保存的工程设置全部丢失。建议大型工程单独开一个PDS实例不要图省事放在一起或者利用PDS提供的工程合并功能把子模块统一管理。第四个是License的坑。PDS的各种功能模块对应不同的License授权新装环境后建议先确认你需要的功能已经授权。如果综合时报错提示需要某个功能License先去查看许可管理界面确认模块对应的授权状态而不是怀疑自己的操作步骤有问题。5.3 交付项目时的实战经验如果你是要把ADF网表交付给客户或者合作方除了ADF文件本身我建议你附带以下这些内容任何一个都别省。必须附带一份接口手册。明确列出模块的端口名称、位宽、方向、时序协议、工作时钟频率、复位要求。这份文档是客户集成时的第一手参考资料写清楚能减少大量来回沟通的成本。别觉得麻烦客户集成时用起来顺不顺就看这份文档做得好不好。必须附带空壳模块参考代码。虽然客户多半自己会写空壳模块但给一份参考实现能让客户更清楚模块的接口定义方式。这也相当于一份接口标准的“官方实现”避免客户自己写的空壳模块出现接口不匹配的问题。建议附带顶层应用示例。用一个最小的顶层工程演示如何例化这个模块、如何约束时钟和复位、如何产生预期的输出信号。对客户来说一个能直接跑通的示例比一万个字都管用。推荐附带回读说明。如果模块内部有状态寄存器建议约定内部寄存器的回读方法和地址映射规则。这样客户调试时可以通过内部状态寄存器来定位功能问题不需要依赖厂家来排查。5.4 关于ADF网表安全性的客观看法聊到网表封装很多朋友第一反应就是“这个绝对安全”。我得客观说一句网表的安全性是一个相对概念不是绝对概念。ADF网表确实能有效抵抗绝大部分的RTL层面反编译尝试因为门级网表的信息密度和语义层级完全不同反推算法的难度很大需要极高的技术水平和时间成本。但同时要清楚地知道任何加密方法都存在被攻破的可能性。所以如果你的算法真正核心的是算法本身比如信号处理中的滤波器系数、通信协议中的比特交织规则那这些数据其实存在于网表里依然有被逆向出来的潜在可能。从这个角度出发真正高级别的IP保护方案往往是多层组合的ADF网表加密外层逻辑 内部状态寄存器做动态密钥校验 芯片DNA绑定 OTP熔丝存储密钥。每一层的安全强度不高但叠加在一起后攻击成本指数级上升。做项目规划的时候最好根据产品的市场价值和潜在的逆向风险来决定安全方案的强度不要一刀切。5.5 黑匣子封装方案如何与后续业务结合最后聊聊ADF在更宏观层面上的价值。很多团队用ADF解决了眼前的交付问题但实际上它的长期价值更大。我认识一些做FPGA方案的团队原来交付方式是每次整个工程交付源码客户出问题就找上门团队疲于奔命。后来他们调整了策略把成熟稳定的通用模块全部用ADF网表封装交付时客户拿到的是多个ADF 一个顶层集成工程模板 手册包。结果售后成本降了不少核心代码被保护得更好客户也能更专注在自己擅长的应用逻辑上。本质上ADF网表封装是一套接口标准化的手段。当你把模块打包成标准接口的黑匣子之后你的模块就变成了可以随时复用的资产。如果一个团队有十几个APF封装的通用模块那么接到一个新的FPGA项目时很大一部分工作就不需要重复做了——只需要写新的顶层逻辑把已有的黑匣子拼装起来就行。这种模块化资产沉淀带来的效率提升才是ADF网表最有价值的领域。做紫光同创FPGA开发的朋友如果你想走得更远除了把功能实现跑通之外把模块资产化、流程标准化的意识也早该有了。ADF黑匣子的使用就是这条路上绕不过去的一个环节。6. 写在最后的一点提醒这篇文章从原理讲到实操把我做ADF网表封装和PDS开发的经验尽量完整地梳理了一遍。希望能帮到正在接触紫光同创FPGA的朋友少踩一些坑。按照惯例最后分享两个小技巧。第一个技巧在第一次做ADF封装的时候建议先用最简单的流水灯或者计数模块走通全流程。不要一上来就拿重大项目模块做实验一旦某个环节出了问题排错的复杂度会把你的热情消磨殆尽。先建一个最小的测试工程把生成ADF、写空壳、集成调用、功能验证跑通了再处理实际项目中的模块。我当初就是拿一个两位数码管的驱动模块练的手整个流程跑通之后才去做正式的信号处理模块。第二个技巧建议把你做ADF封装时的操作步骤记录下来。PDS工具每个版本的界面和菜单多多少少会有变化今天你记下的操作路径过几个月升级了版本可能就变了。但只要你留了自己的操作记录和踩坑笔记再打开新版本软件的时候就不会两眼一抹黑。另外这些记录多积累几份你也可以慢慢整理出一套团队内部的操作规范新人来了按文档走就能快速上手不用你一遍又一遍地口头交代。紫光同创的FPGA生态还在持续完善中但作为国产FPGA的重要力量它的工具链和IP生态只会越来越好。ADF网表作为这个生态里的一个重要交付手段学会它、用好它对你的职业发展和项目落地都有实实在在的价值。