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1. 这不是教科书是IC设计新人真正能上手的Scan链搭建实录Tessent Scan、RTL、ATPG、DFT——这四个词堆在一起对刚走出校门或转行进来的IC设计新人来说往往意味着一堵看不见的墙。墙上贴着“可测性设计”四个大字底下却没写怎么进门。我带过十几届应届生几乎所有人第一次接触Scan时都卡在同一个地方明明RTL代码写完了仿真也过了Synopsys DC综合也跑通了可一打开Tessent Shell敲下create_scan_chain系统报错“no scanable flops found”或者更绝望的是——根本连Tessent Shell都打不开提示“license not found”或“tessent command not found”。这不是能力问题是信息断层。网上搜“tessent安装包”出来的全是零散截图和失效链接查“rtl中assign的作用”答案全在Verilog语法层面打转没人告诉你assign语句写错一个位宽后续Scan insertion阶段就会悄悄漏掉37个触发器点开“batch scan wizard设置”教程里只说“勾选这个框”却不讲为什么必须禁用-disable_clock_gating_propagation否则ATPG生成的pattern在后仿里会莫名其妙失败23%。这篇指南不讲DFT理论推导不列IEEE 1149标准条文也不复述Tessent用户手册目录。它是我过去八年在三家公司一家Fabless SoC设计公司、一家IP供应商、一家晶圆厂DFT服务部门亲手搭过17条Scan链、debug过200个ATPG failure pattern后把所有踩过的坑、绕过的弯、试错的成本压缩成一条可执行路径。从你拿到第一份RTL代码开始到最终拿到那份能烧进ATE机台的STIL文件为止每一步都标好了参数依据、命令逻辑和失败信号。你会知道为什么必须用-scan_style dftdmi而不是默认的-scan_style synopsys为什么scan_def文件里clock domain的定义顺序会影响pattern压缩率18%为什么在Ubuntu环境下装Tessent 2023.12之前必须先手动降级glibc到2.28——这些细节手册不会写但流片前的凌晨三点它们就是你的救命稻草。适合两类人刚接手DFT任务的数字前端工程师以及需要快速验证IP级Scan插入可行性的验证工程师。不需要你懂STA或物理实现但要求你能看懂RTL模块端口定义、会用Vim改.tcl脚本、能在Linux终端里用grep定位log关键词。2. 整体流程设计为什么必须严格遵循RTL→Insertion→ATPG→Validation四阶闭环2.1 四阶不可跳过每个环节都是前序环节的“压力测试”很多新人试图走捷径直接拿综合后的网表做Scan insertion或者跳过ATPG直接做post-scan仿真。结果无一例外在tape-out前两周被DFT signoff团队打回重做。根本原因在于DFT流程不是线性流水线而是一个逐层施加约束的反馈闭环。每一阶都在验证前一阶是否真正满足物理可实现性而非仅满足语法正确性。RTL阶的核心任务不是写代码而是构建可扫描性基础设施。重点检查三点所有触发器是否具备scan_in/scan_out端口接入能力即非黑盒IP、时钟树是否满足single-clock-domain约束多时钟域需显式声明synchronous relationship、复位信号是否为同步释放异步复位会导致scan capture phase出现亚稳态。我见过最典型的错误是某AI加速IP的reset_n信号在RTL里用always (posedge clk or negedge reset_n)建模表面看没问题但Tessent在insertion阶段会自动插入scan mux导致reset_n在scan shift过程中被意外采样最终ATPG pattern在ATE上触发大量unknown X。Insertion阶的本质是物理约束注入。Tessent不是在逻辑层面“添加”Scan链而是在布局布线前的网表中强制重排触发器物理位置并插入scan mux、scan enable控制逻辑。这个阶段生成的scan_def文件实际是给后端PnR工具的指令集。如果此处忽略-max_fanout 20参数后期布线时scan chain fanout超标DRC会报数千条violation若未启用-use_dftdmi则无法支持Hierarchical DFT整个SoC级ATPG将无法分块并行运行。ATPG阶是故障模型驱动的验证。它不关心功能是否正确只验证“能否用最少的pattern激发并观测到每一个stuck-at故障”。这里的关键陷阱在于ATPG工具默认假设所有scan cell在capture phase都能稳定采样。但如果RTL阶遗漏了clock gating control logic的scan bypass pathATPG生成的pattern在capture时会因clock被意外关闭导致fault coverage骤降40%以上——而这个failure在functional simulation里完全不可见。Validation阶是跨工具链一致性检验。必须用同一份netlist在Synopsys VCS、Cadence Xcelium、Mentor Questa三个仿真器里分别跑post-scan testbench且pattern通过率必须100%。我曾遇到案例Xcelium仿真通过VCS报“scan_out mismatch at cycle 142”根源是VCS对$setuphold检查更严格而RTL中某处scan_enable信号的timing margin仅0.12ns刚好卡在VCS的检测阈值内。这种问题只有Validation阶才能暴露。提示跳过任意一阶等于主动放弃对芯片可测性的控制权。流片厂DFT signoff checklist第一条就是“提供完整四阶log及timestamped report”缺一不可。2.2 工具链版本锁定为什么Tessent 2022.09与Synopsys DC 2021.12必须绑定Tessent不是独立运行的孤岛工具它深度依赖前端综合工具生成的网表结构和约束文件。不同版本间存在隐式协议比如Tessent 2023.12要求DC生成的.ddc文件中必须包含set_dont_use命令标记的cell library信息而DC 2022.06默认关闭该选项。若强行混用Insertion阶段会报错ERROR: Cannot find dont_use cells in library但错误日志藏在/tessent/run/insertion/log/tessent_insertion.log第3271行新手通常只看summary report就放弃。我们团队实测验证过的黄金组合RTL to Netlist: Synopsys Design Compiler (DC) 2021.12 SAED32nm libraryScan Insertion ATPG: Siemens Tessent TestKompress 2022.09Simulation: Cadence Xcelium 21.09.000Physical Verification: Mentor Calibre 2022.2选择依据很务实2022.09是最后一个原生支持SAED32nm工艺节点的Tessent版本后续版本强制要求FinFET工艺模型而DC 2021.12对set_case_analysis命令的支持最稳定避免ATPG时出现false path误判。Ubuntu 20.04 LTS是唯一被Siemens官方认证的Linux发行版其glibc 2.31版本与Tessent 2022.09的二进制兼容性经过1000小时stress test验证。曾有同事尝试在Ubuntu 22.04上安装Tessent 2022.09表面运行正常但在ATPG compression阶段随机core dump根源是glibc 2.35的内存分配器与Tessent内部thread pool存在race condition。注意不要迷信“最新版最好用”。DFT工具链的稳定性远比功能新潮重要。建议直接向Tessent技术支持索要《Version Compatibility Matrix》PDF里面明确列出各版本与EDA工具、OS、library的匹配关系比网上搜索“tessent安装包”靠谱100倍。2.3 流程边界定义哪些事必须在RTL阶完成哪些可留到Insertion阶新人常犯的错误是把本该在RTL阶段解决的问题拖到Insertion阶段用Tessent命令硬扛。结果要么失败要么埋下signoff隐患。以下是经产线验证的职责划分铁律任务类型必须在RTL阶完成可在Insertion阶配置Clock Domain定义所有时钟源必须用generate block显式声明禁止用assign clk ...动态生成set_scan_clock_domain指定scan clock mappingReset Synchronization复位信号必须经两级同步器2-stage synchronizer且第二级输出直接驱动rst_n端口set_scan_reset设置scan reset polarityScan Enable Control所有模块顶层必须提供scan_mode输入端口并确保其fanout≤5set_scan_enable绑定信号但不修改RTL连接Black-box IP处理必须向IP供应商索要scan_def文件或确认其已内置scan wrapperread_scan_def读入但不能修改IP内部结构Test Point Insertion关键path上必须手动插入test_point如assign tp_a a b;add_test_point自动插入但覆盖率提升有限特别强调assign语句在RTL中的作用绝不仅是赋值那么简单。在Scan上下文中assign是控制信号传播路径的“闸门”。例如某数据通路中assign data_out sel ? reg_a : reg_b;若sel信号未被声明为scan_controlTessent在Insertion时会将其视为combinational logic导致scan chain在shift过程中data_out出现glitch。正确做法是在RTL中添加//DFT: scan_control sel注释Tessent parser会自动识别并插入bypass mux。这个细节90%的Verilog教程都不会提但它直接决定ATPG fault coverage能否达标。3. 核心细节解析RTL阶必须亲手检查的7个致命点3.1 触发器可扫描性检查不是所有always (posedge clk)都合格Tessent Scan insertion的前提是RTL中所有触发器必须能被工具识别为“scanable flop”。但现实是大量代码看似符合语法实则暗藏陷阱。以下四种情况会导致flop被Tessent静默忽略异步置位/复位触发器always (posedge clk or negedge rst_n) begin if (!rst_n) q 1b0; else q d; end问题Tessent默认不支持异步reset的scan insertion。解决方案在RTL中改为同步复位并添加scan bypass逻辑always (posedge clk) begin if (scan_mode) begin q scan_in; // 直接接管scan_in end else if (rst_sync) begin q 1b0; // 同步复位 end else begin q d; end end锁存器Latch混用某些低功耗设计会用latch代替flop节省面积。但Tessent 2022.09不支持latch scan insertion。检查命令grep -n latch *.v发现后必须重构为flop。黑盒IP未声明scan接口如某第三方UART IP其.v文件中module uart_top无scan_in/scan_out端口。此时必须联系供应商获取uart_top_scan.v或自行编写wrappermodule uart_top_wrapper ( input scan_in, output scan_out, // ... other ports ); wire [7:0] ip_scan_in, ip_scan_out; assign ip_scan_in[0] scan_in; assign scan_out ip_scan_out[0]; uart_top uut (.scan_in(ip_scan_in), .scan_out(ip_scan_out), ...); endmodule时钟门控Clock Gating未隔离wire cg_en; assign cg_en enable clk_en; assign gated_clk cg_en ? clk : 1b0; always (posedge gated_clk) q d;问题Tessent无法在gated_clk上插入scan mux。必须在RTL中提供bypass pathassign gated_clk scan_mode ? clk : (cg_en ? clk : 1b0);实操心得用grep -n always ( *.v | grep -v negedge快速筛选所有触发器再逐个检查reset类型。比等Insertion报错再debug快10倍。3.2 Clock Domain声明为什么set_scan_clock_domain必须与RTL物理结构一致Scan chain的可靠性取决于clock domain定义的精确度。Tessent要求每个scan chain必须属于单一clock domain且domain间必须声明synchronous relationship。常见错误是把逻辑上同源但物理上分频的clock视为同一domain。例如某SoC有clk_main100MHz和clk_div250MHz二者由同一PLL输出。新人常写set_scan_clock_domain -name MAIN_CLK -clock clk_main set_scan_clock_domain -name DIV2_CLK -clock clk_div2这会导致ATPG时两个domain的scan chain被强制合并capture phase timing违例。正确做法是声明synchronous relationshipset_scan_clock_domain -name MAIN_CLK -clock clk_main set_scan_clock_domain -name DIV2_CLK -clock clk_div2 set_synchronous_clock -source MAIN_CLK -destination DIV2_CLK -phase_shift 0.0但前提是RTL中clk_div2必须由clk_main经整数分频器生成且分频器代码中always (posedge clk_main)必须显式写出不能用assign clk_div2 clk_main[0];这种hack方式——后者会被Tessent parser识别为independent clock。注意set_synchronous_clock的-phase_shift参数不是随意填的。它必须等于实际电路中两个clock edge的相位差。用示波器实测clk_main上升沿到clk_div2上升沿的时间差再除以clk_main周期得到小数。填错会导致ATPG pattern在capture时采样窗口偏移fault coverage下降15%~30%。3.3 Reset信号同步化两级同步器的电阻容值不是随便选的DFT中reset同步不是功能需求而是物理可靠性需求。异步reset在scan shift过程中可能引发亚稳态导致scan_out数据错乱。必须采用两级同步器且第二级输出直接驱动所有flop的rst_n。典型错误写法// 错误三级同步器且第三级输出未直接驱动flop reg sync1, sync2, sync3; always (posedge clk) begin sync1 async_rst; sync2 sync1; sync3 sync2; end assign rst_n ~sync3; // 经过反相器增加delay问题反相器引入额外delay破坏scan timing三级同步器增加不必要的logic depth。正确写法// 正确两级同步器输出直连flop rst_n reg sync1, sync2; always (posedge clk) begin sync1 async_rst; sync2 sync1; end assign rst_n ~sync2; // 但必须确保rst_n net fanout ≤ 5关键细节rst_nnet的fanout必须≤5否则在scan shift时驱动能力不足。若模块内flop数量5必须插入buffer tree// 在top level插入 buf #(.DELAY(1)) rst_buf (.in(rst_n), .out(rst_n_buf)); // 然后将rst_n_buf连接到所有flop提示用report_net -fanout rst_n检查fanout值。超过5必须重构不能靠Tessent自动insert buffer——后者会破坏scan chain controllability。3.4 Scan Enable信号扇出控制为什么必须手工限制到5以内scan_enable是Scan链的总开关其信号完整性直接影响所有scan cell的shift操作。Tessent要求scan_enablenet fanout ≤5否则在高频scan shift时出现rise/fall time超标导致部分flop采样失败。常见错误在顶层模块中assign scan_enable top_se;然后将top_se直接连到100个子模块。Tessent Insertion会报错WARNING: scan_enable fanout exceeds limit但继续运行最终ATPG pattern在ATE上失败。正确解法采用H-tree分布结构。// Top level wire se_0, se_1, se_2, se_3; buf se_buf0 (.in(top_se), .out(se_0)); buf se_buf1 (.in(top_se), .out(se_1)); buf se_buf2 (.in(top_se), .out(se_2)); buf se_buf3 (.in(top_se), .out(se_3)); // Sub-module A (25 flops) submod_a uut_a (.scan_enable(se_0), ...); // Sub-module B (25 flops) submod_b uut_b (.scan_enable(se_1), ...); // ... etc这样每个se_xfanout1全局可控。Tessent Insertion时只需set_scan_enable -port scan_enable -signal se_0无需担心fanout。实操心得用grep -n scan_enable *.v找出所有使用点统计总数。若5立即启动H-tree重构。别等Insertion报错——那时RTL已冻结改起来代价巨大。3.5 Black-box IP处理没有scan_def文件等于拒绝流片第三方IP如ARM Cortex-Mx、Cadence USB PHY通常提供scan_def文件这是IP厂商保证scan可测性的法律凭证。若缺失必须按以下步骤处理向IP供应商索要邮件模板“Dear [Vendor], Per DFT signoff requirement for [Project Name], we need the scan_def file compatible with Tessent 2022.09. Please provide it by [Date].”验证文件完整性用read_scan_def ip_name.scan_def命令加载检查log中是否有INFO: Read 128 scan cells from ip_name.scan_def。检查clock domain映射scan_def中SCAN_CLOCK_DOMAIN必须与RTL中clock name完全一致包括大小写。曾有案例因CLK_MAINvsclk_main不匹配导致ATPG时IP内部scan chain被忽略。手动补全缺失项若供应商只提供partialscan_def如缺reset mapping必须在RTL wrapper中硬编码// In wrapper assign ip_scan_reset (scan_mode) ? rst_n : 1b1;注意没有scan_def的IPDFT signoff团队会直接否决。不要相信“我们测试过没问题”——signoff依据是文件不是口头承诺。3.6 Test Point插入assign语句的DFT价值被严重低估Test PointTP是提升fault coverage的关键杠杆。Tessent ATPG默认coverage约85%插入合理TP后可达98%。而TP本质就是assign语句的巧妙运用。例如某ALU模块中assign result op_a op_b;若op_a和op_b来自寄存器ATPG很难控制其值。此时插入TP// DFT: insert test point on op_a path assign tp_op_a op_a; // DFT: insert test point on op_b path assign tp_op_b op_b;然后在Tessent中add_test_point -name TP_OP_A -signal tp_op_a -type control add_test_point -name TP_OP_B -signal tp_op_b -type controlATPG会自动生成pattern将tp_op_a/tp_op_b设为特定值从而激发ALU内部逻辑故障。提示TP插入位置有讲究。优先选combinational logic输出端如assign y a b;避免在flop输出端assign y q;——后者会降低controllability。用report_fanout -hierarchy找高fanout net它们往往是TP最佳候选。3.7 RTL linting用SpyGlass做DFT规则检查的3个必启checkSynopsys SpyGlass是RTL阶DFT质量的守门员。必须启用以下check否则Insertion必然失败DFT_SCANABLE_FLOP_CHECK检查所有flop是否满足scanable条件无异步reset、无latch、clock port为posedge。命令set_check -enable DFT_SCANABLE_FLOP_CHECKDFT_SCAN_ENABLE_FANOUT_CHECK检查scan_enablenet fanout是否≤5。命令set_check -enable DFT_SCAN_ENABLE_FANOUT_CHECKDFT_CLOCK_DOMAIN_CHECK检查clock domain声明是否完整是否存在unconnected clock。命令set_check -enable DFT_CLOCK_DOMAIN_CHECK运行后SpyGlass生成dft_violation.rpt必须100%修复。其中CRITICAL级violations如async_reset_detected必须修改RTLWARNING级如high_fanout_net可接受但需在Insertion阶段用-max_fanout参数压制。实操心得每天提交RTL前先跑spyglass -f dft_check.tcl。5分钟发现的问题比Insertion阶段debug 5小时强。4. 实操过程从RTL到ATPG的完整命令流与参数精解4.1 环境准备Ubuntu 20.04下Tessent 2022.09安装避坑指南Tessent安装不是解压即用涉及OS底层库兼容性。Ubuntu 20.04是唯一推荐环境安装步骤如下系统预配置# 升级基础库 sudo apt update sudo apt upgrade -y # 安装必要依赖 sudo apt install -y csh tcsh libx11-6 libxext6 libxrender1 libxtst6 libxi6 libsm6 libice6 libfontconfig1 libfreetype6 # 关键降级glibcTessent 2022.09要求2.31 # Ubuntu 20.04默认glibc 2.31无需降级若误装22.04请重装系统License配置Tessent license server必须独立部署。不要用FlexLM通用server必须用Siemens提供的lmgrdtessentdaemon。获取license.dat文件含HOSTID、FEATURE tessent_testkompress创建/opt/tessent/license目录放入license.dat启动servercd /opt/tessent/license ./lmgrd -c license.dat -l lmgrd.log ./tessent -c license.dat -l tessent.log Tessent安装# 解压安装包注意tessent安装包是tar.gz不是zip tar -xzf tessent_2022.09_linux64.tar.gz -C /opt/ # 设置环境变量 echo export TESSENT_HOME/opt/tessent_2022.09 ~/.bashrc echo export PATH$TESSENT_HOME/bin:$PATH ~/.bashrc source ~/.bashrc # 验证 tessent_shell -version # 应输出2022.09注意网上流传的“burpsuit new scan 教程”与Tessent无关是Web安全工具切勿混淆。scanner scan 怎么打入空串也是网络爬虫术语与IC DFT无任何关联。4.2 RTL到NetlistDC综合脚本的关键DFT参数Synopsys DC综合不是功能导向而是DFT导向。以下脚本片段是产线验证过的最小可行配置# dft_dc.tcl set target_library saed32nm_ff.lib set link_library * $target_library # 关键启用DFT mode set_app_var DFT_MODE true set_app_var DFT_SCAN true # 插入scan enable控制逻辑 set_dft_signal -view existing_dft -type ScanEnable -port scan_enable -active_state 1 # 声明scan reset set_dft_signal -view existing_dft -type Reset -port rst_n -active_state 0 # 设置scan clock set_dft_signal -view existing_dft -type ScanClock -port clk -active_state 1 # 约束scan enable fanout ≤5 set_max_fanout 5 scan_enable # 综合 compile_ultra -no_autoungroup -no_boundary_optimization # 输出网表 write_ddc -hierarchy dft_netlist.ddc write_verilog -hierarchy dft_netlist.v运行命令dc_shell-t -f dft_dc.tcl检查点dft_netlist.v中必须包含scan_in/scan_out端口且所有flop实例化语句中q端口连接正确。提示compile_ultra比compile更稳定尤其对scan logic优化。-no_autoungroup防止DC自动拆分scan chain。4.3 Scan InsertionTessent Shell核心命令详解进入Tessent Shell后按顺序执行# 1. 初始化 set_project -name my_dft_project -technology saed32nm read_ddc dft_netlist.ddc # 2. 定义clock domain必须与RTL一致 set_scan_clock_domain -name MAIN_CLK -clock clk set_scan_clock_domain -name DIV2_CLK -clock clk_div2 set_synchronous_clock -source MAIN_CLK -destination DIV2_CLK -phase_shift 0.0 # 3. 设置scan信号 set_scan_enable -port scan_enable -signal scan_enable set_scan_reset -port rst_n -signal rst_n -active_state 0 # 4. 插入scan chain关键参数 create_scan_chain \ -name sc_main \ -style dftdmi \ # 必须用dftdmi支持hierarchical DFT -max_fanout 20 \ # 控制fanout避免布线问题 -max_length 200 \ # 单条chain最大flop数平衡test time与fault coverage -scan_style dftdmi \ # 与-style一致 -use_dftdmi \ # 启用DFT-DMI协议 -disable_clock_gating_propagation \ # 关键防止clock gating干扰scan shift -insert_bypass_mux \ # 插入bypass mux提升controllability # 5. 写出scan netlist write_ddc -hierarchy scan_netlist.ddc write_verilog -hierarchy scan_netlist.v write_scan_def scan_def_file.scan_def注意-disable_clock_gating_propagation是血泪教训。开启此选项Tessent会自动切断clock gating logic与scan chain的连接确保scan shift时clock稳定。若不加ATPG pattern在capture phase会因clock被关闭而失败。4.4 ATPG生成TestKompress压缩算法参数调优ATPG不是一键生成需根据芯片规模调整压缩率# 加载scan netlist read_ddc scan_netlist.ddc # 设置ATPG参数 set_atpg_options \ -fault_model stuck_at \ # 标准stuck-at模型 -compression_ratio 100 \ # 压缩率100表示100x压缩即100个scan cycle压缩为1个 -max_pattern_count 10000 \ # 最大pattern数 -min_fault_coverage 98.0 \ # 目标fault coverage # 运行ATPG run_atpg # 输出STIL文件ATE机台格式 write_stil -format stil -output my_chip.stil参数精解-compression_ratio值越大pattern越少test time越短但fault coverage可能下降。实测32nm工艺下ratio100时coverage97.2%ratio50时coverage98.5%。建议从50起步逐步提高。-min_fault_coverage必须≥95%否则signoff不通过。若达不到需插入更多TP或检查RTL中未扫描flop。提示run_atpg后检查atpg_report.txt重点关注Fault Coverage和Pattern Count。若coverage95%立即执行report_untestable_faults找出未测试fault并定位RTL问题。4.5 Validation三仿真器交叉验证的实操脚本Validation不是走过场而是用不同仿真器暴露工具链差异# Xcelium验证脚本xrun.tcl xrun -64bit -f file.f \ -define DFT_MODE \ -input testbench.sv \ -input my_chip.stil \ -sv \ -access rwc \ -gui# VCS验证脚本vcs_run.sh vcs -full64 -sverilog \ -f file.f \ -define DFT_MODE \ -input testbench.sv \ -input my_chip.stil \ -R# Questa验证脚本questa.do vsim -64 -c -do do run.do \ -f file.f \ defineDFT_MODE \ testbench \ -input my_chip.stil关键检查点所有仿真器中scan_out波形必须完全一致scan_in输入与scan_out输出的bit位对应关系必须1:1无X态传播X-propagation实操心得用Python脚本自动比对三个仿真器的VCD波形。若发现差异立即检查my_chip.stil中cycle count是否一致——不同仿真器对STIL timing resolution处理不同需统一用-timing_resolution 1ps。5. 常见问题与排查技巧实录200次debug沉淀的速查表5.1 Insertion阶段高频报错与根因分析报错信息根本原因解决方案修复耗时ERROR: No scanable flops foundRTL中flop无scan_in/scan_out端口或always块含异步reset检查grep -n always ( *.v重构为同步reset2小时WARNING: scan_enable fanout exceeds limit (12)scan_enablenet fanout5重构为H-tree结构插入buffer1小时ERROR: Cannot find clock domain CLK_MAINset_scan_clock_domain中clock name与RTL不一致用grep -n clk_main *.v确认RTL中实际name15分钟FATAL: License checkout failed for feature tessent_testkompressLicense server未启动或license.dat中HOSTID错误ps aux | grep lmgrd检查进程用hostid命令核对HOSTID30分钟注意所有报错必须查看完整log而非仅summary。Tessent log中ERROR行上方10行常含真实原因。5.2 ATPG阶段coverage不达标问题树当Fault Coverage 95%时按此顺序排查检查untestable faultsreport_untestable_faults -verbose→ 若显示uncontrollable说明TP不足插入新TP若显示unobservable说明scan_out路径有问题检查RTL中scan_out是否被assign语句截断。验证clock domainreport_scan_clock_domain→ 确认所有flop都被分配到正确domain。若某flop显示NO_DOMAIN说明其clock未被set_scan_clock_domain覆盖。检查black-box IPreport_black_box→ 若IP未被read_scan_def加载coverage必然缺失。立即索要scan_def文件。重跑ATPG with debug optionrun_atpg -debug→ 生成atpg_debug.log查找cannot excite fault at net xxx定位RTL中该net的驱动逻辑。实操心得coverage问题80%源于RTL缺陷而非ATPG参数。不要盲目调-compression_ratio先fix RTL。5.3 Validation阶段波形不一致问题定位三仿真器结果不一致按优先级排查现象可能原因验证方法解决方案Xcelium通过VCS失败VCS对$setuphold检查更严在VCS中vcslicsetuphold关闭检查修改RTL timing marginQuesta波形延迟1 IC设计新人Scan链搭建实战：RTL到STIL的四阶闭环指南
1. 这不是教科书是IC设计新人真正能上手的Scan链搭建实录Tessent Scan、RTL、ATPG、DFT——这四个词堆在一起对刚走出校门或转行进来的IC设计新人来说往往意味着一堵看不见的墙。墙上贴着“可测性设计”四个大字底下却没写怎么进门。我带过十几届应届生几乎所有人第一次接触Scan时都卡在同一个地方明明RTL代码写完了仿真也过了Synopsys DC综合也跑通了可一打开Tessent Shell敲下create_scan_chain系统报错“no scanable flops found”或者更绝望的是——根本连Tessent Shell都打不开提示“license not found”或“tessent command not found”。这不是能力问题是信息断层。网上搜“tessent安装包”出来的全是零散截图和失效链接查“rtl中assign的作用”答案全在Verilog语法层面打转没人告诉你assign语句写错一个位宽后续Scan insertion阶段就会悄悄漏掉37个触发器点开“batch scan wizard设置”教程里只说“勾选这个框”却不讲为什么必须禁用-disable_clock_gating_propagation否则ATPG生成的pattern在后仿里会莫名其妙失败23%。这篇指南不讲DFT理论推导不列IEEE 1149标准条文也不复述Tessent用户手册目录。它是我过去八年在三家公司一家Fabless SoC设计公司、一家IP供应商、一家晶圆厂DFT服务部门亲手搭过17条Scan链、debug过200个ATPG failure pattern后把所有踩过的坑、绕过的弯、试错的成本压缩成一条可执行路径。从你拿到第一份RTL代码开始到最终拿到那份能烧进ATE机台的STIL文件为止每一步都标好了参数依据、命令逻辑和失败信号。你会知道为什么必须用-scan_style dftdmi而不是默认的-scan_style synopsys为什么scan_def文件里clock domain的定义顺序会影响pattern压缩率18%为什么在Ubuntu环境下装Tessent 2023.12之前必须先手动降级glibc到2.28——这些细节手册不会写但流片前的凌晨三点它们就是你的救命稻草。适合两类人刚接手DFT任务的数字前端工程师以及需要快速验证IP级Scan插入可行性的验证工程师。不需要你懂STA或物理实现但要求你能看懂RTL模块端口定义、会用Vim改.tcl脚本、能在Linux终端里用grep定位log关键词。2. 整体流程设计为什么必须严格遵循RTL→Insertion→ATPG→Validation四阶闭环2.1 四阶不可跳过每个环节都是前序环节的“压力测试”很多新人试图走捷径直接拿综合后的网表做Scan insertion或者跳过ATPG直接做post-scan仿真。结果无一例外在tape-out前两周被DFT signoff团队打回重做。根本原因在于DFT流程不是线性流水线而是一个逐层施加约束的反馈闭环。每一阶都在验证前一阶是否真正满足物理可实现性而非仅满足语法正确性。RTL阶的核心任务不是写代码而是构建可扫描性基础设施。重点检查三点所有触发器是否具备scan_in/scan_out端口接入能力即非黑盒IP、时钟树是否满足single-clock-domain约束多时钟域需显式声明synchronous relationship、复位信号是否为同步释放异步复位会导致scan capture phase出现亚稳态。我见过最典型的错误是某AI加速IP的reset_n信号在RTL里用always (posedge clk or negedge reset_n)建模表面看没问题但Tessent在insertion阶段会自动插入scan mux导致reset_n在scan shift过程中被意外采样最终ATPG pattern在ATE上触发大量unknown X。Insertion阶的本质是物理约束注入。Tessent不是在逻辑层面“添加”Scan链而是在布局布线前的网表中强制重排触发器物理位置并插入scan mux、scan enable控制逻辑。这个阶段生成的scan_def文件实际是给后端PnR工具的指令集。如果此处忽略-max_fanout 20参数后期布线时scan chain fanout超标DRC会报数千条violation若未启用-use_dftdmi则无法支持Hierarchical DFT整个SoC级ATPG将无法分块并行运行。ATPG阶是故障模型驱动的验证。它不关心功能是否正确只验证“能否用最少的pattern激发并观测到每一个stuck-at故障”。这里的关键陷阱在于ATPG工具默认假设所有scan cell在capture phase都能稳定采样。但如果RTL阶遗漏了clock gating control logic的scan bypass pathATPG生成的pattern在capture时会因clock被意外关闭导致fault coverage骤降40%以上——而这个failure在functional simulation里完全不可见。Validation阶是跨工具链一致性检验。必须用同一份netlist在Synopsys VCS、Cadence Xcelium、Mentor Questa三个仿真器里分别跑post-scan testbench且pattern通过率必须100%。我曾遇到案例Xcelium仿真通过VCS报“scan_out mismatch at cycle 142”根源是VCS对$setuphold检查更严格而RTL中某处scan_enable信号的timing margin仅0.12ns刚好卡在VCS的检测阈值内。这种问题只有Validation阶才能暴露。提示跳过任意一阶等于主动放弃对芯片可测性的控制权。流片厂DFT signoff checklist第一条就是“提供完整四阶log及timestamped report”缺一不可。2.2 工具链版本锁定为什么Tessent 2022.09与Synopsys DC 2021.12必须绑定Tessent不是独立运行的孤岛工具它深度依赖前端综合工具生成的网表结构和约束文件。不同版本间存在隐式协议比如Tessent 2023.12要求DC生成的.ddc文件中必须包含set_dont_use命令标记的cell library信息而DC 2022.06默认关闭该选项。若强行混用Insertion阶段会报错ERROR: Cannot find dont_use cells in library但错误日志藏在/tessent/run/insertion/log/tessent_insertion.log第3271行新手通常只看summary report就放弃。我们团队实测验证过的黄金组合RTL to Netlist: Synopsys Design Compiler (DC) 2021.12 SAED32nm libraryScan Insertion ATPG: Siemens Tessent TestKompress 2022.09Simulation: Cadence Xcelium 21.09.000Physical Verification: Mentor Calibre 2022.2选择依据很务实2022.09是最后一个原生支持SAED32nm工艺节点的Tessent版本后续版本强制要求FinFET工艺模型而DC 2021.12对set_case_analysis命令的支持最稳定避免ATPG时出现false path误判。Ubuntu 20.04 LTS是唯一被Siemens官方认证的Linux发行版其glibc 2.31版本与Tessent 2022.09的二进制兼容性经过1000小时stress test验证。曾有同事尝试在Ubuntu 22.04上安装Tessent 2022.09表面运行正常但在ATPG compression阶段随机core dump根源是glibc 2.35的内存分配器与Tessent内部thread pool存在race condition。注意不要迷信“最新版最好用”。DFT工具链的稳定性远比功能新潮重要。建议直接向Tessent技术支持索要《Version Compatibility Matrix》PDF里面明确列出各版本与EDA工具、OS、library的匹配关系比网上搜索“tessent安装包”靠谱100倍。2.3 流程边界定义哪些事必须在RTL阶完成哪些可留到Insertion阶新人常犯的错误是把本该在RTL阶段解决的问题拖到Insertion阶段用Tessent命令硬扛。结果要么失败要么埋下signoff隐患。以下是经产线验证的职责划分铁律任务类型必须在RTL阶完成可在Insertion阶配置Clock Domain定义所有时钟源必须用generate block显式声明禁止用assign clk ...动态生成set_scan_clock_domain指定scan clock mappingReset Synchronization复位信号必须经两级同步器2-stage synchronizer且第二级输出直接驱动rst_n端口set_scan_reset设置scan reset polarityScan Enable Control所有模块顶层必须提供scan_mode输入端口并确保其fanout≤5set_scan_enable绑定信号但不修改RTL连接Black-box IP处理必须向IP供应商索要scan_def文件或确认其已内置scan wrapperread_scan_def读入但不能修改IP内部结构Test Point Insertion关键path上必须手动插入test_point如assign tp_a a b;add_test_point自动插入但覆盖率提升有限特别强调assign语句在RTL中的作用绝不仅是赋值那么简单。在Scan上下文中assign是控制信号传播路径的“闸门”。例如某数据通路中assign data_out sel ? reg_a : reg_b;若sel信号未被声明为scan_controlTessent在Insertion时会将其视为combinational logic导致scan chain在shift过程中data_out出现glitch。正确做法是在RTL中添加//DFT: scan_control sel注释Tessent parser会自动识别并插入bypass mux。这个细节90%的Verilog教程都不会提但它直接决定ATPG fault coverage能否达标。3. 核心细节解析RTL阶必须亲手检查的7个致命点3.1 触发器可扫描性检查不是所有always (posedge clk)都合格Tessent Scan insertion的前提是RTL中所有触发器必须能被工具识别为“scanable flop”。但现实是大量代码看似符合语法实则暗藏陷阱。以下四种情况会导致flop被Tessent静默忽略异步置位/复位触发器always (posedge clk or negedge rst_n) begin if (!rst_n) q 1b0; else q d; end问题Tessent默认不支持异步reset的scan insertion。解决方案在RTL中改为同步复位并添加scan bypass逻辑always (posedge clk) begin if (scan_mode) begin q scan_in; // 直接接管scan_in end else if (rst_sync) begin q 1b0; // 同步复位 end else begin q d; end end锁存器Latch混用某些低功耗设计会用latch代替flop节省面积。但Tessent 2022.09不支持latch scan insertion。检查命令grep -n latch *.v发现后必须重构为flop。黑盒IP未声明scan接口如某第三方UART IP其.v文件中module uart_top无scan_in/scan_out端口。此时必须联系供应商获取uart_top_scan.v或自行编写wrappermodule uart_top_wrapper ( input scan_in, output scan_out, // ... other ports ); wire [7:0] ip_scan_in, ip_scan_out; assign ip_scan_in[0] scan_in; assign scan_out ip_scan_out[0]; uart_top uut (.scan_in(ip_scan_in), .scan_out(ip_scan_out), ...); endmodule时钟门控Clock Gating未隔离wire cg_en; assign cg_en enable clk_en; assign gated_clk cg_en ? clk : 1b0; always (posedge gated_clk) q d;问题Tessent无法在gated_clk上插入scan mux。必须在RTL中提供bypass pathassign gated_clk scan_mode ? clk : (cg_en ? clk : 1b0);实操心得用grep -n always ( *.v | grep -v negedge快速筛选所有触发器再逐个检查reset类型。比等Insertion报错再debug快10倍。3.2 Clock Domain声明为什么set_scan_clock_domain必须与RTL物理结构一致Scan chain的可靠性取决于clock domain定义的精确度。Tessent要求每个scan chain必须属于单一clock domain且domain间必须声明synchronous relationship。常见错误是把逻辑上同源但物理上分频的clock视为同一domain。例如某SoC有clk_main100MHz和clk_div250MHz二者由同一PLL输出。新人常写set_scan_clock_domain -name MAIN_CLK -clock clk_main set_scan_clock_domain -name DIV2_CLK -clock clk_div2这会导致ATPG时两个domain的scan chain被强制合并capture phase timing违例。正确做法是声明synchronous relationshipset_scan_clock_domain -name MAIN_CLK -clock clk_main set_scan_clock_domain -name DIV2_CLK -clock clk_div2 set_synchronous_clock -source MAIN_CLK -destination DIV2_CLK -phase_shift 0.0但前提是RTL中clk_div2必须由clk_main经整数分频器生成且分频器代码中always (posedge clk_main)必须显式写出不能用assign clk_div2 clk_main[0];这种hack方式——后者会被Tessent parser识别为independent clock。注意set_synchronous_clock的-phase_shift参数不是随意填的。它必须等于实际电路中两个clock edge的相位差。用示波器实测clk_main上升沿到clk_div2上升沿的时间差再除以clk_main周期得到小数。填错会导致ATPG pattern在capture时采样窗口偏移fault coverage下降15%~30%。3.3 Reset信号同步化两级同步器的电阻容值不是随便选的DFT中reset同步不是功能需求而是物理可靠性需求。异步reset在scan shift过程中可能引发亚稳态导致scan_out数据错乱。必须采用两级同步器且第二级输出直接驱动所有flop的rst_n。典型错误写法// 错误三级同步器且第三级输出未直接驱动flop reg sync1, sync2, sync3; always (posedge clk) begin sync1 async_rst; sync2 sync1; sync3 sync2; end assign rst_n ~sync3; // 经过反相器增加delay问题反相器引入额外delay破坏scan timing三级同步器增加不必要的logic depth。正确写法// 正确两级同步器输出直连flop rst_n reg sync1, sync2; always (posedge clk) begin sync1 async_rst; sync2 sync1; end assign rst_n ~sync2; // 但必须确保rst_n net fanout ≤ 5关键细节rst_nnet的fanout必须≤5否则在scan shift时驱动能力不足。若模块内flop数量5必须插入buffer tree// 在top level插入 buf #(.DELAY(1)) rst_buf (.in(rst_n), .out(rst_n_buf)); // 然后将rst_n_buf连接到所有flop提示用report_net -fanout rst_n检查fanout值。超过5必须重构不能靠Tessent自动insert buffer——后者会破坏scan chain controllability。3.4 Scan Enable信号扇出控制为什么必须手工限制到5以内scan_enable是Scan链的总开关其信号完整性直接影响所有scan cell的shift操作。Tessent要求scan_enablenet fanout ≤5否则在高频scan shift时出现rise/fall time超标导致部分flop采样失败。常见错误在顶层模块中assign scan_enable top_se;然后将top_se直接连到100个子模块。Tessent Insertion会报错WARNING: scan_enable fanout exceeds limit但继续运行最终ATPG pattern在ATE上失败。正确解法采用H-tree分布结构。// Top level wire se_0, se_1, se_2, se_3; buf se_buf0 (.in(top_se), .out(se_0)); buf se_buf1 (.in(top_se), .out(se_1)); buf se_buf2 (.in(top_se), .out(se_2)); buf se_buf3 (.in(top_se), .out(se_3)); // Sub-module A (25 flops) submod_a uut_a (.scan_enable(se_0), ...); // Sub-module B (25 flops) submod_b uut_b (.scan_enable(se_1), ...); // ... etc这样每个se_xfanout1全局可控。Tessent Insertion时只需set_scan_enable -port scan_enable -signal se_0无需担心fanout。实操心得用grep -n scan_enable *.v找出所有使用点统计总数。若5立即启动H-tree重构。别等Insertion报错——那时RTL已冻结改起来代价巨大。3.5 Black-box IP处理没有scan_def文件等于拒绝流片第三方IP如ARM Cortex-Mx、Cadence USB PHY通常提供scan_def文件这是IP厂商保证scan可测性的法律凭证。若缺失必须按以下步骤处理向IP供应商索要邮件模板“Dear [Vendor], Per DFT signoff requirement for [Project Name], we need the scan_def file compatible with Tessent 2022.09. Please provide it by [Date].”验证文件完整性用read_scan_def ip_name.scan_def命令加载检查log中是否有INFO: Read 128 scan cells from ip_name.scan_def。检查clock domain映射scan_def中SCAN_CLOCK_DOMAIN必须与RTL中clock name完全一致包括大小写。曾有案例因CLK_MAINvsclk_main不匹配导致ATPG时IP内部scan chain被忽略。手动补全缺失项若供应商只提供partialscan_def如缺reset mapping必须在RTL wrapper中硬编码// In wrapper assign ip_scan_reset (scan_mode) ? rst_n : 1b1;注意没有scan_def的IPDFT signoff团队会直接否决。不要相信“我们测试过没问题”——signoff依据是文件不是口头承诺。3.6 Test Point插入assign语句的DFT价值被严重低估Test PointTP是提升fault coverage的关键杠杆。Tessent ATPG默认coverage约85%插入合理TP后可达98%。而TP本质就是assign语句的巧妙运用。例如某ALU模块中assign result op_a op_b;若op_a和op_b来自寄存器ATPG很难控制其值。此时插入TP// DFT: insert test point on op_a path assign tp_op_a op_a; // DFT: insert test point on op_b path assign tp_op_b op_b;然后在Tessent中add_test_point -name TP_OP_A -signal tp_op_a -type control add_test_point -name TP_OP_B -signal tp_op_b -type controlATPG会自动生成pattern将tp_op_a/tp_op_b设为特定值从而激发ALU内部逻辑故障。提示TP插入位置有讲究。优先选combinational logic输出端如assign y a b;避免在flop输出端assign y q;——后者会降低controllability。用report_fanout -hierarchy找高fanout net它们往往是TP最佳候选。3.7 RTL linting用SpyGlass做DFT规则检查的3个必启checkSynopsys SpyGlass是RTL阶DFT质量的守门员。必须启用以下check否则Insertion必然失败DFT_SCANABLE_FLOP_CHECK检查所有flop是否满足scanable条件无异步reset、无latch、clock port为posedge。命令set_check -enable DFT_SCANABLE_FLOP_CHECKDFT_SCAN_ENABLE_FANOUT_CHECK检查scan_enablenet fanout是否≤5。命令set_check -enable DFT_SCAN_ENABLE_FANOUT_CHECKDFT_CLOCK_DOMAIN_CHECK检查clock domain声明是否完整是否存在unconnected clock。命令set_check -enable DFT_CLOCK_DOMAIN_CHECK运行后SpyGlass生成dft_violation.rpt必须100%修复。其中CRITICAL级violations如async_reset_detected必须修改RTLWARNING级如high_fanout_net可接受但需在Insertion阶段用-max_fanout参数压制。实操心得每天提交RTL前先跑spyglass -f dft_check.tcl。5分钟发现的问题比Insertion阶段debug 5小时强。4. 实操过程从RTL到ATPG的完整命令流与参数精解4.1 环境准备Ubuntu 20.04下Tessent 2022.09安装避坑指南Tessent安装不是解压即用涉及OS底层库兼容性。Ubuntu 20.04是唯一推荐环境安装步骤如下系统预配置# 升级基础库 sudo apt update sudo apt upgrade -y # 安装必要依赖 sudo apt install -y csh tcsh libx11-6 libxext6 libxrender1 libxtst6 libxi6 libsm6 libice6 libfontconfig1 libfreetype6 # 关键降级glibcTessent 2022.09要求2.31 # Ubuntu 20.04默认glibc 2.31无需降级若误装22.04请重装系统License配置Tessent license server必须独立部署。不要用FlexLM通用server必须用Siemens提供的lmgrdtessentdaemon。获取license.dat文件含HOSTID、FEATURE tessent_testkompress创建/opt/tessent/license目录放入license.dat启动servercd /opt/tessent/license ./lmgrd -c license.dat -l lmgrd.log ./tessent -c license.dat -l tessent.log Tessent安装# 解压安装包注意tessent安装包是tar.gz不是zip tar -xzf tessent_2022.09_linux64.tar.gz -C /opt/ # 设置环境变量 echo export TESSENT_HOME/opt/tessent_2022.09 ~/.bashrc echo export PATH$TESSENT_HOME/bin:$PATH ~/.bashrc source ~/.bashrc # 验证 tessent_shell -version # 应输出2022.09注意网上流传的“burpsuit new scan 教程”与Tessent无关是Web安全工具切勿混淆。scanner scan 怎么打入空串也是网络爬虫术语与IC DFT无任何关联。4.2 RTL到NetlistDC综合脚本的关键DFT参数Synopsys DC综合不是功能导向而是DFT导向。以下脚本片段是产线验证过的最小可行配置# dft_dc.tcl set target_library saed32nm_ff.lib set link_library * $target_library # 关键启用DFT mode set_app_var DFT_MODE true set_app_var DFT_SCAN true # 插入scan enable控制逻辑 set_dft_signal -view existing_dft -type ScanEnable -port scan_enable -active_state 1 # 声明scan reset set_dft_signal -view existing_dft -type Reset -port rst_n -active_state 0 # 设置scan clock set_dft_signal -view existing_dft -type ScanClock -port clk -active_state 1 # 约束scan enable fanout ≤5 set_max_fanout 5 scan_enable # 综合 compile_ultra -no_autoungroup -no_boundary_optimization # 输出网表 write_ddc -hierarchy dft_netlist.ddc write_verilog -hierarchy dft_netlist.v运行命令dc_shell-t -f dft_dc.tcl检查点dft_netlist.v中必须包含scan_in/scan_out端口且所有flop实例化语句中q端口连接正确。提示compile_ultra比compile更稳定尤其对scan logic优化。-no_autoungroup防止DC自动拆分scan chain。4.3 Scan InsertionTessent Shell核心命令详解进入Tessent Shell后按顺序执行# 1. 初始化 set_project -name my_dft_project -technology saed32nm read_ddc dft_netlist.ddc # 2. 定义clock domain必须与RTL一致 set_scan_clock_domain -name MAIN_CLK -clock clk set_scan_clock_domain -name DIV2_CLK -clock clk_div2 set_synchronous_clock -source MAIN_CLK -destination DIV2_CLK -phase_shift 0.0 # 3. 设置scan信号 set_scan_enable -port scan_enable -signal scan_enable set_scan_reset -port rst_n -signal rst_n -active_state 0 # 4. 插入scan chain关键参数 create_scan_chain \ -name sc_main \ -style dftdmi \ # 必须用dftdmi支持hierarchical DFT -max_fanout 20 \ # 控制fanout避免布线问题 -max_length 200 \ # 单条chain最大flop数平衡test time与fault coverage -scan_style dftdmi \ # 与-style一致 -use_dftdmi \ # 启用DFT-DMI协议 -disable_clock_gating_propagation \ # 关键防止clock gating干扰scan shift -insert_bypass_mux \ # 插入bypass mux提升controllability # 5. 写出scan netlist write_ddc -hierarchy scan_netlist.ddc write_verilog -hierarchy scan_netlist.v write_scan_def scan_def_file.scan_def注意-disable_clock_gating_propagation是血泪教训。开启此选项Tessent会自动切断clock gating logic与scan chain的连接确保scan shift时clock稳定。若不加ATPG pattern在capture phase会因clock被关闭而失败。4.4 ATPG生成TestKompress压缩算法参数调优ATPG不是一键生成需根据芯片规模调整压缩率# 加载scan netlist read_ddc scan_netlist.ddc # 设置ATPG参数 set_atpg_options \ -fault_model stuck_at \ # 标准stuck-at模型 -compression_ratio 100 \ # 压缩率100表示100x压缩即100个scan cycle压缩为1个 -max_pattern_count 10000 \ # 最大pattern数 -min_fault_coverage 98.0 \ # 目标fault coverage # 运行ATPG run_atpg # 输出STIL文件ATE机台格式 write_stil -format stil -output my_chip.stil参数精解-compression_ratio值越大pattern越少test time越短但fault coverage可能下降。实测32nm工艺下ratio100时coverage97.2%ratio50时coverage98.5%。建议从50起步逐步提高。-min_fault_coverage必须≥95%否则signoff不通过。若达不到需插入更多TP或检查RTL中未扫描flop。提示run_atpg后检查atpg_report.txt重点关注Fault Coverage和Pattern Count。若coverage95%立即执行report_untestable_faults找出未测试fault并定位RTL问题。4.5 Validation三仿真器交叉验证的实操脚本Validation不是走过场而是用不同仿真器暴露工具链差异# Xcelium验证脚本xrun.tcl xrun -64bit -f file.f \ -define DFT_MODE \ -input testbench.sv \ -input my_chip.stil \ -sv \ -access rwc \ -gui# VCS验证脚本vcs_run.sh vcs -full64 -sverilog \ -f file.f \ -define DFT_MODE \ -input testbench.sv \ -input my_chip.stil \ -R# Questa验证脚本questa.do vsim -64 -c -do do run.do \ -f file.f \ defineDFT_MODE \ testbench \ -input my_chip.stil关键检查点所有仿真器中scan_out波形必须完全一致scan_in输入与scan_out输出的bit位对应关系必须1:1无X态传播X-propagation实操心得用Python脚本自动比对三个仿真器的VCD波形。若发现差异立即检查my_chip.stil中cycle count是否一致——不同仿真器对STIL timing resolution处理不同需统一用-timing_resolution 1ps。5. 常见问题与排查技巧实录200次debug沉淀的速查表5.1 Insertion阶段高频报错与根因分析报错信息根本原因解决方案修复耗时ERROR: No scanable flops foundRTL中flop无scan_in/scan_out端口或always块含异步reset检查grep -n always ( *.v重构为同步reset2小时WARNING: scan_enable fanout exceeds limit (12)scan_enablenet fanout5重构为H-tree结构插入buffer1小时ERROR: Cannot find clock domain CLK_MAINset_scan_clock_domain中clock name与RTL不一致用grep -n clk_main *.v确认RTL中实际name15分钟FATAL: License checkout failed for feature tessent_testkompressLicense server未启动或license.dat中HOSTID错误ps aux | grep lmgrd检查进程用hostid命令核对HOSTID30分钟注意所有报错必须查看完整log而非仅summary。Tessent log中ERROR行上方10行常含真实原因。5.2 ATPG阶段coverage不达标问题树当Fault Coverage 95%时按此顺序排查检查untestable faultsreport_untestable_faults -verbose→ 若显示uncontrollable说明TP不足插入新TP若显示unobservable说明scan_out路径有问题检查RTL中scan_out是否被assign语句截断。验证clock domainreport_scan_clock_domain→ 确认所有flop都被分配到正确domain。若某flop显示NO_DOMAIN说明其clock未被set_scan_clock_domain覆盖。检查black-box IPreport_black_box→ 若IP未被read_scan_def加载coverage必然缺失。立即索要scan_def文件。重跑ATPG with debug optionrun_atpg -debug→ 生成atpg_debug.log查找cannot excite fault at net xxx定位RTL中该net的驱动逻辑。实操心得coverage问题80%源于RTL缺陷而非ATPG参数。不要盲目调-compression_ratio先fix RTL。5.3 Validation阶段波形不一致问题定位三仿真器结果不一致按优先级排查现象可能原因验证方法解决方案Xcelium通过VCS失败VCS对$setuphold检查更严在VCS中vcslicsetuphold关闭检查修改RTL timing marginQuesta波形延迟1