深夜十一点的实验室频谱仪屏幕上125MHz那根谱线像一根钉子钉在那里旁边的内控限值线已经被它结结实实地压住。示波器上RJ45后面引出的差分对眼图其实并不差——五电平眼图张得很开信号质量没问题但辐射就是超标了。这块4层板上的千兆以太网PHY到RJ45之间的区域成了整个项目里最难缠的一块。后来我花了两周时间反复测量、改板、再测终于把这根谱线压下去6dB也把4层板上100Ω差分对布线的整套门道摸了个通透。这篇文章就用来记录整个过程给所有要在4层板上做千兆以太网的朋友们一个参考。如果你正在做或者准备做带千兆网口的板子不管用的是瑞昱RTL8211系列、博通BCM5系列还是国产PHY芯片这套思路基本通用。重点会放在层叠方案怎么选、100Ω差分对怎么算怎么走、EMI超标后怎么定位怎么改以及最终从68.4dBuV/m降到62.1dBuV/m的实测过程。1. 项目背景为什么放弃了现货千兆网模块决定自己画4层板事情起因很简单产品上需要一个千兆网口最初用的是现成的带PHY网口模块板和板之间用排针连接。好处是方案快驱动也现成但问题同样明显模块成本占了整板BOM的将近八分之一体积又大而且模组供货周期不稳定一旦缺货整个项目就得停摆。做了三版样机之后硬件负责人拍板改成板级方案主控MAC通过RGMII接口连接一颗独立千兆PHYPHY的四对MDI差分线直接连到带内置网络变压器的RJ45连接器上。这个方案看起来就是把模块上的东西搬到PCB上但实际画起来完全不是一回事。模块方案里网口相关的Layout是模组厂已经调好的我们只需要保证排针连接可靠换成独立PHY之后从PHY芯片到RJ45之间的所有走线、参考平面、阻抗控制、EMI抑制策略全都要自己负责。尤其我们整板只做4层尺寸还压得很紧主控DDR、电源、调试接口全挤在同一块板子上留给网口部分的空间并不多。可能有人会问为什么不直接上6层板或者8层板6层板确实对走线布线和EMI控制都更从容但价格和交期是实打实的。对于这个产品的定位来说4层板是性价比的平衡点——如果能在4层板上把差分对和地平面处理好千兆以太网完全能过EMC测试这是很多量产产品已经验证过的路线。难点在于4层板没有那么多中间层可以用来布置完整的地平面屏蔽所有问题都被推到表层走线质量上这对Layout工程师的要求其实更高。另一个背景是产品的实际使用场景。板子会装在金属机箱里网口通过面板引出机箱本身有屏蔽作用但网线会把内部噪声带出去或者把外部干扰引进来。也就是说就算板子在机箱里RJ45区域的辐射依然可能通过网线这个“天线”泄漏到外部所以必须从源头把共模噪声压下去而不是指望外壳包住一切。这个项目里PHY选的是RTL8211FD-CG主控通过RGMII接口驱动125MHz时钟是系统里最核心的时钟节拍。RJ45选的是带内置网络变压器的低成本款没有额外外挂共模电感的位置。产品要求整板辐射满足实验室的内控标准预留3dB余量这个标准本身比常规民用标准还要严格一些。当时第一次投板回来后我信心还挺足毕竟差分对是按100Ω阻抗严格算过的结果暗室一跑就给了我当头一棒。现在回头看这恰恰是很多工程师容易踩的坑觉得阻抗对了就万事大吉却忽略了差分对的参考平面连续性、等长匹配、过孔回流以及变压器周围的隔离地切割。这些因素叠加起来最后都会变成频谱仪上那些刺眼的谱线。2. 层叠和阻抗设计100Ω差分对的计算过程与参数选择2.1 4层板层叠怎么搭才靠谱4层板最经典的层叠是顶层信号、第二层完整地平面、第三层电源平面、底层信号。这个顺序不是随便定的第二层放完整的地平面可以给顶层所有高速信号提供最近的回流路径。信号走顶层电流回流就从第二层地平面走回路面积最小辐射也最小。第三层承担电源分配第四层走剩下的低速信号和电源。千兆以太网的MDI差分对我坚持放在顶层走不走内层。原因有两个。第一顶层走线可以直接连接RJ45连接器引脚和PHY芯片引脚路径短不用多次换层。第二在表层做差分微带线阻抗控制相对容易而且调试时可以直接用探头量到波形不用埋在内层里抓瞎。层叠中需要重点关注的其实是介质厚度。表层信号到第二层地平面之间的介质越薄信号和回流平面之间的耦合越强阻抗越容易控制辐射也越难向外泄漏。我们用的板厂叠层表层到第二层地平面的介质厚度是0.1mm左右1.6mm总板厚剩下的大部分厚度给到第二层和第三层之间的芯板。这个分配方式对4层板比较常见。还有一条很容易被忽略第三层电源平面在做电源分割的时候分割缝隙不能正好落在顶层MDI差分走线的下方。如果差分对底下正好有一道电源分割的缝回流信号就断了必须绕道走这会造成阻抗突变和共模辐射。我后来检查的时候专门看了一眼电源平面确认所有MDI走线下方对应的都是第二层完整地平面而不是第三层上的电源分割线。底层信号层也有讲究。如果底层有高速信号同样需要第三层或第二层作为参考平面避免走线跨分割。我们板子底层只放了一些低速控制和LED信号要求不高但也保证了底层走线不穿越电源平面分割缝隙防止噪声通过耦合路径回到网口区域。2.2 100Ω差分阻抗的计算过程千兆以太网的物理层规范要求线对差分阻抗为100Ω这是PHY芯片、网线、网络变压器共同配合的标准。实际操作中PCB走线段的差分阻抗按100Ω±10%控制即90Ω到110Ω区间基本都能满足信号质量要求。但如果偏差太大反射和共模转换就会明显增加EMI问题随之而来。计算阻抗我习惯用Polar Si9000参数输入项主要是介质介电常数Er、表层到地平面的介质厚度H、铜箔厚度T、走线宽度W、差分对两条线边缘之间的距离S。板材用的普通FR4Er取4.2到4.5之间具体看板厂给的参数。铜厚按外层1oz也就是35μm来算。不同参数组合下我算出的结果大概是这样介质厚度H线宽W间距S计算差分阻抗0.10mm5mil5mil约93Ω0.10mm6mil6mil约100Ω0.10mm6mil8mil约107Ω最终选了6mil线宽、6mil间距这一组。这不是拍脑袋定的而是同时满足了两个约束差分阻抗落在100Ω附近线宽又不至于太细。4层板表层走线如果小于5mil对板厂的蚀刻精度要求更高良率会下降而且太细的走线在加工和返修时容易断裂。这里要多说一句网上搜到的“千兆以太网差分对用5mil/5mil”或者“6mil/8mil”这类参数不能直接照抄。因为阻抗取决于叠层、板材、铜厚不同板厂给出的推荐值可能差很多。最稳妥的做法是先把板厂的叠层参数拿到手再代入Polar或者嘉立创EDA自带的阻抗计算工具自己算一遍最后在PCB下单备注里写明“表层差分100Ω控制请按此叠层设计报告”。如果成本允许还可以让板厂在下单时直接指定阻抗控制要求板厂会额外做阻抗测试条出货前用TDR测量确认实际阻抗是否达标。我们这板子当时没有单独做阻抗控制属于普通工艺打样靠的是设计时预留的阻抗余量和板厂的稳定工艺拿回来后实测眼图也正常。但如果是量产板还是建议把阻抗测试加上一条Impedance Coupon的成本非常低换来的却是批量一致性保障。2.3 板厂工艺参数和实际走线的落差计算归计算实际走线宽度的控制总会有偏差。普通工艺下板厂蚀刻后线宽偏差一般在±10%左右也就是说6mil的设计线宽实际做出来可能是5.5mil也可能是6.5mil。对100Ω差分阻抗来说这个偏差带来的阻抗变化一般在±2到3Ω还在可接受范围内。有一种情况需要特别警惕板厂为了压低成本实际使用的介质厚度和计算时假设的不一样。比如你按H0.1mm设计板厂实际叠层可能是0.12mm差分阻抗会明显偏高。所以我后来每次换板厂都会先要求对方提供叠层结构表或者直接问一句“表层到第二层多厚介电常数多少”用这个参数重新算一遍线宽。第一次打样时我犯过一个小错内心默认板厂会按照FR4标准叠层来结果做出来的差分阻抗比设计值偏高了不少。虽然信号完整性还能接受但EMI测试的时候就能感觉到余量不够。这也是后来EMI整改的诱因之一。3. 布线实施PHY到RJ45的差分对布线实操记录3.1 器件布局RJ45靠边站PHY贴紧走Layout阶段的器件布局基本决定了EMI的上限。RJ45连接器放在板边是常识网线从面板出去连接器必须在边框附近。PHY芯片则尽可能靠近RJ45摆放越近越好我这次留的距离不到20mm。MDI差分走线越短暴露在外的辐射天线就越小被其他信号干扰的概率也越低。RGMII接口的TX、RX、时钟信号是从主控到PHY方向和MDI差分对走的是两个方向。布局时要把PHY芯片放在主控和RJ45之间让RGMII信号走一片区域MDI差分对走另一片区域两者尽量不平行、不交叉。RGMII虽然是并行信号速率不算特别高但它的时钟是125MHz如果和MDI走线靠得太近会通过串扰把噪声耦合到差分对上。内置变压器RJ45的引脚分两组一组是初级侧通过PCB走线连接PHY的MDI引脚另一组是次级侧直接对接外部双绞线。MDI走线从PHY出来经过RJ45引脚进入变压器再通过磁耦合送到次级整个过程在PCB上看就是从PHY的BGA焊盘引出一对对平行线走到RJ45的插针焊盘。3.2 差分对布线线宽线距恒定等长控制在10mil以内差分对的核心是“对称”包扩几何对称和电气对称。几何对称要求两条线的线宽一致、间距在整段走线中保持不变。从PHY引脚出来到RJ45焊盘结束我全程保持6mil线宽和6mil边到边间距不因为空间不够就随意收窄或放宽。间距一旦变化差分阻抗就会跟着变走线某一段的阻抗突变会在信号上产生反射把一部分差模能量转换成共模能量。等长控制同样重要。千兆以太网MDI四对线对之间以及每一对两条线之间都需要控制长度差。差分对内部两条线的长度差会造成共模转换对EMI影响尤其明显。我当时给设计规则设的是对内等长控制在5mil以内实际布线完成之后用Allegro的时序分析工具检查部分线对长度差在15到25mil之间不合格。后来重新绕线补偿把全部线对压到8mil以内最好的一对只差了2mil。绕线补偿的方向也有讲究。尽量不要把蛇形绕线放在靠近PHY芯片的驱动端最好放在靠近RJ45连接器的终端附近。驱动端出来的信号边沿最陡绕线会引入额外的耦合电容影响信号质量放在终端附近则对波形影响小得多。绕线的形状我习惯用手风琴式每一段绕线之间的间距不小于3倍线宽也就是18mil以上避免相邻绕线段之间形成意外的强耦合。还有一点是走线角度。差分对拐弯不用直角用45度折角或者圆弧过渡。直角处线宽突变会产生局部电容变化同时尖角容易成为辐射点。千兆以太网虽然速率不算极端但这些细节是长年累月的EMC经验能遵守就遵守。3.3 过孔与回流路径能不过孔就不过孔四对MDI差分线我全部放在顶层直走没有换层。这是一条很实用的经验差分对换层是阻抗不连续和回流路径断裂的重灾区。如果空间实在不允许在换层处需要做成对过孔并在过孔旁边增加接地过孔为信号提供返回路径。为什么过孔旁边要加GND via信号从顶层走到内层或底层时回流电流也需要切换参考平面。如果没有一个足够近的地过孔回流信号就找不到低阻抗路径只能绕着走在一个大回路里产生共模辐射。这个“回路面积”就是天线EMI测量时测到的高频分量很多就是这么来的。如果MDI差分对必须和相邻其它信号走线交叉尽量让交叉发生在垂直方向且中间要有完整的地平面隔离。实际项目中四对MDI走线附近尽量少放其它高速信号特别是时钟线和电源开关节点。之前碰到过一块板子MDI走线旁边走了一根DDR时钟线近场探头一量串扰非常明显后来调整了走线区域才解决。这次板子从一开始就留出了隔离空间MDI区两侧各留了至少3倍于线宽的间距。3.4 隔离带和RJ45外壳接地内置变压器RJ45下方通常要挖掉一部分地平面形成隔离带目的是断开初级地和次级地之间的直流连接避免共模电流通过地平面直接耦合到网线。但隔离带的“尺寸”很有讲究挖太大MDI走线的参考平面就断了信号回流被迫绕行挖太小隔离效果变差。我第一次画的时候把隔离带挖得过长从RJ45引脚一直延伸到PHY附近等于把MDI走线下方的地平面挖开了一条大缝。从原理图上只看到变压器下方挖空了但实际走线时这段MDI差分对正好跨越地缝导致回流信号无法在走线下方直接返回。这是EMI超标的罪魁祸首之一。后来整改时我把隔离带缩小到只覆盖变压器本体正下方的区域MDI走线全部走在完整地平面上方效果立竿见影。RJ45的外壳接地也是类似道理带金属屏蔽外壳的RJ45其屏蔽壳不能悬空也不能简单地直连到PCB地。更稳妥的做法是通过一个1nF到10nF的高压电容接到机壳地或者按照PHY和连接器datasheet的EMI设计指南来处理。我们机箱本身有结构接地后来把RJ45外壳通过RC并联网络100Ω电阻并1nF电容连接到机壳地对降低网线上的共模电流有明显帮助。4. EMC摸底失败125MHz辐射超标的定位思考4.1 第一次摸底测试的结果带着第一版板子进暗室之前我心里预期就算不是一把过也不至于差太多。结果扫下来30MHz到1GHz范围内最刺眼的就是125MHz那根谱线垂直极化方向的准峰值读数比内控限值线高出大约4.7dB。再往上看250MHz、375MHz也各有一根比背景噪声明显高出一截的谱线只是还没超限。这三根谱线之间的间隔正好是125MHz一眼就能看出是同源的。125MHz这个频率太典型了。千兆以太网PHY内部PLL把25MHz参考时钟倍频到125MHz125MHz既是RGMII接口的时钟频率也是MDI线对上符号传输的基本速率。只要芯片内部或外部存在任何不对称、不平衡这个频率的能量就会沿着差分线、电源线、地平面传导出去变成空间辐射。测试的时候网线连接着交换机板子上电跑的是满负荷的千兆双向流量。因为很多EMI问题只有在数据活跃时才会暴露空载状态下芯片可能进入低功耗模式辐射会小很多。这也是为什么摸底测试必须跑真实业务流量的原因。4.2 用近场探头逐区域排查第一次测试之后我从暗室回到实验室把板子放在工作台上用近场探头加频谱仪做近场排查。近场探头的好处是可以精确定位辐射最强的物理位置而不是像天线堆叠在远处只知道总辐射量。排查步骤是这样的先把近场探头调到125MHz中心频率带宽设宽一点在板子上方缓慢移动寻找信号最强点。一圈扫下来最明显的热点有两个一个是PHY芯片的电源管脚附近另一个是RJ45连接器引脚旁边的区域。刚开始我以为是PHY芯片本身辐射强后来把探头贴近走线才发现MDI差分输出走线在靠近RJ45那一段的信号幅度明显比PHY附近还要高而且连带着RJ45外壳周围也有不小的场强。我又用一个电流探头夹在网线上量到了明显的共模电流。差模电流在两根线上方向相反共模电流方向相同电流探头上读到的高频分量主要是共模成分。这说明差分走线的对称性已经被破坏原本应该相互抵消的电磁场有一部分没有抵消掉顺着网线跑出去了。4.3 拆解根因等长、隔离带、去耦三笔账一起算排查到这一步我心里大概有数了。把问题汇总一下主要有三个根因。第一个是MDI差分对内部长度差超标。从PHY到RJ45之间有些线对内部两条线相差20多mil再加上有几处因为绕线走的是长绕造成了额外的耦合差模到共模的转换被放大。差模信号是很难直接辐射出来的因为两条线靠近电场相互抵消但共模信号完全不一样它需要一条回流路径回流路径一断整个回路变成天线向外辐射。第二个是隔离带挖得太大破坏了MDI走线的参考平面。前面提到过地平面被切断之后回流信号没有近旁的路可走只能在远处找个缝隙绕过去这个绕行回路在125MHz频点上表现得非常明显。第三个是PHY电源去耦不足。近场探头上看到PHY电源管脚附近的辐射不是空穴来风PHY内部的输出驱动级在125MHz开关动作时会在电源网络上产生开关噪声如果去耦电容摆放位置太远或者容值组合不合理噪声就会通过电源引脚耦合到内部电路再从MDI输出驱动叠加到差分信号上。这三笔账其实是一笔总账电源噪声污染了差模信号差模信号因为几何不对称转换成共模信号共模信号因为回流路径断开而辐射出来。任何单独一个因素可能都在可容忍范围内三个因素叠在一起直接变成超标的4.7dB。5. 针对性整改四处关键改动与6dB实测数据对比5.1 改动一缩小隔离带恢复地平面连续性第一处改动就是重新画地平面把RJ45变压器下方的隔离带从原来的“一条长槽”缩小成只覆盖变压器本体正下方的小块区域。MDI差分对走线的下方全部恢复为完整地平面保证整个回流路径没有任何断裂。这个改动在原理图上几乎看不见但在Layout上直接影响所有差分对的回流。改完之后用近场探头在同样的位置扫RJ45附近的热点信号幅度已经明显下降。隔离带不是不能挖但一定要挖得克制挖的时候反复确认一下你所有的关键高速走线是否都在完整地平面之上。5.2 改动二收紧等长并重做绕线补偿第二处改动是花时间把所有MDI差分对的等长重新处理了一遍。最初版本里四对线内部长度差最大的一对接近25mil整改后压到8mil以内。绕线全部改成手风琴式绕线段距离走线边缘至少18mil并且放在靠近RJ45连接器的那一端。等长补偿的一个常用手法是“绕大弯”而不是“挤小弯”。绕线区域本身要留够空间如果空间不够宁可稍微绕远一点增大整个走线的路径也不要在一个很窄的区域里做密集的蛇形绕线。密集绕线会让两条线之间的耦合变得不均匀反而破坏了差分对称性。改版之后我用阻抗计算工具复核了绕线区域的阻抗确认没有因为绕线过密导致阻抗偏低。5.3 改动三在MDI线上增加共模电感第三个改动是在RJ45连接器和PHY之间的MDI差分对上加了一颗共模电感位置尽量靠近RJ45。共模电感对差模信号呈低阻抗对共模信号呈高阻抗能有效抑制网线上的共模电流。选型时主要看额定电流和共模抑制频段因为我们没有PoE供电需求额定电流500mA的规格就足够插入损耗在100MHz附近控制在1dB左右。加共模电感对EMI的效果是立竿见影的但代价是会让信号边沿略微变缓打眼图时需要重新验证余量。部分PHY芯片对于MDI路径上增加额外磁性元件比较敏感选型前最好确认一下PHY的datasheet有没有给出允许的插入损耗预算。这颗电感加上去之后网线上量到的共模电流直接降了将近一半。5.4 改动四PHY电源去耦和RJ45外壳接地第四处改动是针对PHY电源去耦。原来每个电源管脚只放了一颗0.1μF电容电容离管脚还有一段距离。整改后把电容挪到尽可能靠近电源引脚的位置并且每个电源引脚增加了一颗0.01μF的小封装电容用来处理更高频的开关噪声。电源入口处原本的磁珠保留但磁珠后面又并联了一颗1nF到10nF的电容形成一个简单的低通滤波。RJ45外壳接地方式也做了调整。原来只是简单连接到PCB地后来改成通过100Ω电阻并联1nF电容连接到机箱地。这样处理可以避免形成地环路同时给高频共模电流一个就近泄放的通路。网线外套的屏蔽层如果也引到了连接器外壳同样通过这个RC网络接地。5.5 整改后的实测数据8个频点对比二次进暗室测试数据差别很明显。125MHz基频从68.4dBuV/m下降到62.1dBuV/m降了6.3dB250MHz从59.4降至53.8降了5.6dB375MHz从53.2降至48.3降了4.9dB。其它非125MHz倍频的频点也有整体下降但幅度不如这几个倍频点明显。频率点整改前整改后下降幅度125MHz68.4dBuV/m62.1dBuV/m6.3dB250MHz59.4dBuV/m53.8dBuV/m5.6dB375MHz53.2dBuV/m48.3dBuV/m4.9dB500MHz47.6dBuV/m44.1dBuV/m3.5dB以实验室的内控限值线为基准整改前125MHz超过限值线4.7dB整改后变成了低于限值线1.6dB一来一回余量达到了6.3dB。这也是标题里“EMI降低6dB”这个数字的由来。5.6 信号完整性验证眼图与丢包测试整改EMI很怕一种情况辐射压下去了信号也被搞坏了。所以改完之后专门用差分探头量了PHY到RJ45之间MDI线对的信号波形。千兆以太网MDI上的信号是五电平PAM5眼图从叠加的眼图轮廓看眼高和眼宽都有充足余量上升沿并没有因为共模电感的插入而明显变缓。又用两台设备做了对打测试双向同时跑iperf连续跑了半小时丢包率是0延迟也稳定。说明改动没有引入新的信号完整性问题。对一个量产项目来说EMI整改不是单点优化必须兼顾信号质量、成本和可制造性不能把板子调到只剩一个功能可用。6. 复盘总结千兆以太网4层板设计必须避开的坑这次项目折腾下来如果让我重新排优先级第一是地平面的连续性第二是差分对的对称性第三是电源去耦第四才是耦合器件选型。层的多少影响布线的自由度但更多时候问题出在最基础的地回流上而不是层数不够。不少新手画差分对时只盯着“这一对线要并行走、要一样长”却忽略了下方的参考平面。差分信号的耦合虽然让两条线互相成为参考但真正给回流电流提供低阻抗通路的还是地平面。你甚至可以把“差分对”理解成“两条信号线加一个完整地平面”的联合体三者缺一不可。判断一个Layout好不好最快的方法是打开叠层显示只看地平面在高速走线下方是否完整。工具选择上我这次用的是Cadence Allegro画板算阻抗用Polar Si9000和嘉立创EDA的在线阻抗计算器交叉验证。如果你用的Altium Designer、PADS或者嘉立创EDA原理是一样的关键是叠层参数来源要可靠。PCB文件在版本转换时容易出问题比如用老版本打开新版本文件会提示错误或者丢失部分网络这些和EMI无关但会浪费大量时间建议统一版本管理。还有一个小习惯板框画完之后先跑一次DRC特别是差分对间距和等长规则里面设置的数值确认和Constraint Manager里的目标一致别等到制板回来才发现规则没生效。关于板厂如果是打样阶段我建议下单时直接备注清楚“表层差分对阻抗需控制100Ω±10%”并且要求板厂回传叠层参数。普通工艺虽然也能做但出了EMI问题的时候你不知道是设计问题还是工艺偏差排查成本非常高。量产板更建议加阻抗测试条板厂出货报告里的阻抗实测值能直接告诉你走线是不是符合设计预期。再聊聊测试。EMI摸底不要等到所有功能全部调试完才做板子能跑起网络流量就先进一次暗室越早发现问题越省钱。暗室数据出来后第一时间用近场探头做定位别急着猜测。近场探头的用法是“贴住板子、慢慢移、找峰值”它不会骗你热点在哪问题大概率就在哪。如果有条件再配一个电流探头夹网线判断共模电流大小非常直观。最后再分享一个小经验EMI整改时一次只改一处改完用近场探头验证有效果再改下一处。很多人喜欢一次性改好几处然后送暗室过了不知道为什么过没过更是无从下手。我这次虽然最终四处改动一起生效但每一处都单独在近场环境下验证过清楚每一处贡献了多少。如果你时间紧张至少把“地平面恢复”和“等长修复”这两件事先做了它们往往是性价比最高的两个整改点。如果你正在4层板上做千兆网口我最后想说的是不要迷信层数更不要迷信所谓的神级布线。踏踏实实把地平面铺完整把差分对走对称把电源去耦放到位EMI测试基本就稳了大半。祝各位一把过。