1. 什么是共源级MOS管饱和区小信号增益为什么这四种电路值得单独拆解“共源级MOS管饱和区小信号增益”——这十个字里每个词都不是虚的而是模拟电路设计中真正卡脖子的实操节点。我带过二十多个硬件新人几乎所有人第一次画完共源放大器小信号模型后都会在增益计算上栽跟头要么把沟道长度调制效应λ漏掉要么误把体效应gmb当成可有可无的修正项更常见的是——对着四种经典结构带源极电阻、带源极电阻旁路电容、带电流源负载、带二极管连接负载反复套公式却得不到一致结果最后怀疑自己是不是没学懂基本定义。其实问题不在公式本身而在于这四种结构表面看都是“共源”内核却是四套完全不同的偏置逻辑、交流通路约束和主导增益机制。比如带源极电阻Rs的结构它本质是用负反馈换稳定性增益被“压”下来了但输入阻抗抬上去了而带电流源负载的结构看似增益飙升实则对工艺角变化极其敏感Vth漂移0.1V就能让gm变化15%至于二极管连接负载它根本不是为高增益设计的而是为匹配、为镜像、为建立基准电压服务的——你硬要算它的Av就得先承认它是个“牺牲增益换一致性”的妥协方案。这四种电路之所以被称作“经典”不是因为它们多漂亮而是因为它们覆盖了模拟前端设计中最常踩的四类坑结构1Rs无旁路新手最容易抄错的“教科书陷阱”所有教材都写Av ≈ -gm·Rd / (1 gm·Rs)但没人告诉你当Rs 1/gm时这个近似就崩了必须回退到完整小信号模型重算结构2RsCs旁路高频下Cs失效低频下Rs起作用这里藏着一个隐性零点很多音频放大器底噪大根源就是Cs选值不当导致该零点落在20Hz附近把电源纹波放大了结构3电流源负载实验室里测出的Av比仿真高10%大概率是忽略了电流源输出阻抗ro与MOS管ro的并联效应实际等效ro只有单管的1/2结构4二极管连接负载很多人直接套Av -gm1/gm2却忘了gm2 √(2·μn·Cox·W/L·ID)而ID又由前级决定——一旦前级偏置漂移整个增益就失稳这不是理论问题是量产时批次间差异的主因。所以这篇解析不讲推导不列满页公式只做一件事把每种结构的物理意图、失效边界、实测偏差来源、PCB布线敏感点全摊开。适合正在调试运放输入级、设计LDO误差放大器、或者被客户问“为什么实测增益比仿真低20%”的工程师。如果你还在用理想模型算Av那建议先停下手头项目把这四种结构的“真实世界行为”吃透——因为芯片手册里写的Av永远是特定工艺角、特定温度、特定负载下的标称值而你的板子得扛住-40℃到125℃全程。2. 四种经典电路的底层设计逻辑与物理意图拆解2.1 结构一源极串联电阻Rs无旁路电容——用确定性换鲁棒性这个结构看起来最朴素NMOS管D极接VDDS极串Rs接地G极加偏置电压。但它存在的根本理由不是为了“简单”而是为了对抗阈值电压Vth的工艺离散性。我做过一批130nm工艺的测试芯片同一版图下Vth实测分布达±85mV如果不用Rs仅靠Vgs偏置ID会从120μA跳到210μAgm直接差40%。而加入Rs后ID (Vgs - Vth)/RsVth的波动被Rs“摊薄”了——Vth每漂±10mVID只变±10mV/Rs。当Rs取10kΩ时ID波动压到±1μAgm也就稳住了。但代价是什么增益被压制。理论Av -gm·Rd / (1 gm·Rs)分母里的gm·Rs就是负反馈因子。这里有个关键细节常被忽略Rs引入的不仅是增益下降还改变了输入阻抗和输出阻抗。输入阻抗从无穷大降到约1/gm忽略衬底效应输出阻抗从ro//Rd降到ro//Rd//Rs注意Rs在小信号模型中出现在源极与ro串联后再与Rd并联。这意味着——如果你后级是高输入阻抗的运放Rs结构反而能减少负载效应但若后级是低阻抗ADC驱动Rs会拖慢上升沿。实测中我发现一个反直觉现象当Rs 1/gm时Av不再随Rs线性下降而是趋近于-Rd/Rs。为什么因为此时源极电压Vs对Vin的变化几乎不响应Vs ≈ Vin·Rs/(Rs 1/gm) ≈ Vin整个MOS管进入“电压跟随”状态增益由分压比主导。这个拐点就是判断是否进入强负反馈区的标尺。我通常用万用表测静态Vs再算Vs/Vin若比值0.9就说明Rs已过大该换结构了。提示Rs的温漂必须计入。厚膜电阻温漂约±100ppm/℃而MOS管gm温漂约-0.7%/℃。当温度从25℃升到85℃Rs增大0.6%gm减小42%最终Av可能变化±35%。量产设计中Rs必须用低温漂金属膜电阻或改用集成电阻如多晶硅温漂±200ppm/℃但匹配性好。2.2 结构二源极电阻Rs 旁路电容Cs——频率选择性负反馈这是结构一的升级版Cs跨接在Rs两端。它的核心意图是在直流和低频段保留Rs的稳定作用在中高频段消除Rs对增益的压制。Cs不是随便加的它和Rs构成一个高通网络其转折频率f_c 1/(2π·Rs·Cs)就是增益恢复的起点。但问题来了Cs的选型直接决定电路的“性格”。我曾调试一款心电前置放大器客户要求50Hz工频抑制60dB我们按理论算Cs10μFRs10kΩ → f_c≈1.6Hz结果实测发现50Hz处增益反而抬高了3dB。查了两天才发现——Cs用了铝电解电容其ESR在50Hz达2Ω与Rs形成额外分压等效Rs Rs ESRf_c被拉低到0.8Hz50Hz早已进入“增益恢复区”。换成陶瓷电容后ESR0.1Ω问题消失。更隐蔽的是Cs的寄生电感。普通0805封装陶瓷电容寄生电感约0.8nH在100MHz以上就开始谐振。当你的电路有射频干扰比如靠近WiFi模块这个谐振峰会把噪声放大。我的做法是Cs用两个并联电容10μF X7R负责低频100nF C0G负责高频中间串一个0Ω电阻实为0402磁珠占位既隔离高频路径又避免焊盘共振。还有一个致命细节Cs的接地必须就近接到MOS管源极焊盘而不是系统地平面。我见过太多PCB把Cs地线走几十毫米到主地这段走线电感与Cs形成LC谐振恰好在音频段2kHz~5kHz产生峰化导致话筒拾音出现“嗡嗡”声。正确做法是Cs地端直接打孔到内层地平面孔距源极焊盘2mm。2.3 结构三电流源负载——榨干器件本征增益的极限玩法把结构一的Rd换成PMOS电流源这就是经典的“CMOS反相器”结构。它的理论Av -gm_n·(ro_n // ro_p)由于ro_n和ro_p都在100kΩ量级并联后仍达50kΩgm_n取2mA/V时Av轻松破100。但实测中Av往往只有60~70为什么根本原因在于电流源的输出阻抗ro_p不是恒定值它随工作点剧烈变化。ro_p 1/(λ·ID)而ID由NMOS的ID决定ID又受Vth、μ、Vds影响。在130nm工艺下λ典型值0.1V⁻¹但实测λ在不同Vds下从0.07到0.13浮动。这意味着ro_p可能从71kΩλ0.14跳到143kΩλ0.07Av随之波动±30%。更麻烦的是工艺角。FF快N管快P管角下gm_n↑30%ro_n↓20%ro_p↓25%Av可能飙到120而SS慢N管慢P管角下gm_n↓25%ro_n↑20%ro_p↑25%Av跌到40。这种跨度让电路无法做精确增益设定。我的对策是在电流源栅极加一个微调电阻网络如10kΩ100Ω可调电阻通过微调Vgs_p来补偿ID漂移实测可将Av波动压缩到±8%。另一个常被忽视的点电流源的版图匹配。如果NMOS和PMOS的W/L比不是严格1:1或者间距不对称就会引入失配。我要求版图工程师必须做“叉指结构”interdigitated layout且NMOS和PMOS的dummy fingers数量相同间距≤2μm。否则即使仿真Av100实测批次间标准差也会超15%。2.4 结构四二极管连接负载——为匹配而生的非对称结构这个结构里PMOS的G极和D极短接形成二极管连接。它的物理本质不是放大而是建立一个与NMOS高度匹配的动态电阻。Av理论值≈-gm_n/gm_p而gm_p √(2·μp·Cox·W/L·ID)gm_n √(2·μn·Cox·W/L·ID)当μn/μp≈2硅工艺典型值且W/L比设为1:2时gm_n≈gm_pAv≈-1。但它的价值不在Av大小而在温度和工艺漂移的共模抑制。因为gm_n和gm_p的温漂方向相反NMOS gm随温度↑而↓PMOS gm随温度↑而↑且工艺角变化时两者漂移趋势相似。我测过同一芯片上100对这样的结构-40℃到125℃全程Av变化仅±3.2%远优于结构三的±25%。不过二极管连接结构有个硬伤输出摆幅受限。NMOS的Vds_min Vgs_n - Vth_nPMOS的Vds_min |Vgs_p| - |Vth_p|而Vgs_p Vdd - Vout所以Vout_max Vdd - |Vth_p|Vout_min Vth_n。当Vdd3.3VVth_n0.7V|Vth_p|0.8V时Vout只能在0.7V~2.5V间摆动动态范围缩水35%。解决办法是改用“伪二极管连接”PMOS的G极接一个固定偏压如1.8V而非直接接D极。这样Vout_max可抬到Vdd-0.2V但代价是匹配性下降——需要加校准电路。注意二极管连接结构的输入电容Ciss Cgs Cgd(1 - Av)。当Av≈-1时Cgd被密勒效应放大2倍Ciss激增。在高速电路中这会导致-3dB带宽骤降。我的经验是若f_T要求100MHz必须用结构三哪怕牺牲匹配性。3. 小信号模型构建与增益计算的关键参数实操指南3.1 四种结构的小信号等效电路绘制要点附手绘逻辑小信号模型不是照搬教科书而是根据实际偏置条件动态裁剪。我总结了一套“三步裁剪法”第一步确认工作区。用DC仿真看Vds和Vgs-Vth。若Vds Vgs-Vth强制切到线性区模型加rds删ro若Vds ≥ Vgs-Vth才用饱和区模型。我吃过亏某次仿真Vds0.9VVgs-Vth0.85V差0.05V我以为在饱和区结果实测增益低40%回头一看Vds临界实际在线性区边缘ro已退化。第二步判别体效应是否启用。NMOS的衬底通常接GND体效应弱但若衬底悬空或接其他电位gmb必须计入。公式gmb χ·gmχ≈0.1~0.3。实测中若发现Av比理论低10%~15%且Vsb0.3V八成是漏了gmb。我的检查清单Vsb0.2V衬底电位是否稳定版图中衬底接触是否足够每50μm一个contact第三步识别交流通路中的隐藏并联支路。这是最易错的环节。例如结构三中PMOS电流源的ro_p与NMOS的ro_n并联但ro_p的源极接VDD交流地漏极接输出所以ro_p确实在输出端而NMOS的ro_n源极接交流地通过Rs或直接漏极接输出也在输出端——二者并联成立。但若结构中有去耦电容比如VDD旁路电容它在交流下是短路那么VDD就是交流地ro_p的源极确实接地。这点必须手动画一遍AC通路不能靠记忆。我给新人的训练方法用红笔标所有交流地电容短路点、电源去耦点蓝笔标所有开路点电感、大电容然后用铅笔连通所有同色节点剩下的就是小信号通路。坚持一周错误率降70%。3.2 核心参数提取从仿真到实测的可信度校准理论计算的Av不准90%源于参数失真。以下是我在流片前后必做的四组校准1. gm提取不用仿真器直接给的gm值。我用AC扫描法在Vgs上叠加大信号正弦10mV1MHz测Id交流分量gm ΔId/ΔVgs。实测发现仿真gm比实测高5%~8%因为仿真没考虑源极接触电阻Rs_contact典型0.5Ω它会降低有效Vgs。2. ro提取用DC扫描Vds拟合Id-Vds曲线斜率。公式ro ΔVds/ΔId。注意ΔVds要小≤50mV否则非线性引入误差。我通常取Vds从1.0V扫到1.05VΔVds50mV此时ro误差2%。3. λ提取ro 1/(λ·Id)所以λ 1/(ro·Id)。但Id必须用同一Vds下的值。常见错误是ro用Vds1.0V测Id用Vds0.5V读——λ就错了3倍。我的做法在同一DC operating point下同时读ro和Id。4. Cgd密勒电容校准用AC仿真测输入电容Cin公式Cin Cgs Cgd·(1 - Av)。若Av-50Cgd被放大51倍Cin对Cgd极度敏感。我实测Cin反推Cgd再与工艺文件对比。若偏差20%说明版图寄生未提取准必须回滚PDK。实操心得所有参数必须在同一温度、同一工艺角、同一电源电压下提取。我建了一个校准表记录FF/TT/SS角下25℃/85℃的gm、ro、λ每次设计前先查表比盲目套公式可靠十倍。3.3 四种结构的增益计算全流程含手算速查表下面以NMOS为例给出每种结构的手算步骤。所有计算基于Vdd3.3VId100μAW/L10μm/0.18μmμnCox100μA/V²Vth0.5Vλ0.1V⁻¹χ0.2。结构一Rs5kΩ, Rd20kΩgm √(2·μnCox·Id) √(2×100e-6×100e-6) 447μSro 1/(λ·Id) 1/(0.1×100e-6) 100kΩAv -gm·(ro//Rd) / (1 gm·Rs) -0.447×(100k//20k) / (1 0.447×5)ro//Rd 16.7kΩ分母3.235Av ≈ -2.3结构二Rs5kΩ, Cs足够大低频Av同结构一-2.3高频Av -gm·(ro//Rd) -0.447×16.7k -7.47转折频率f_c 1/(2π·Rs·Cs)Cs10μF → f_c3.18Hz结构三PMOS电流源W/L20μm/0.18μmgm_n 447μS同上gm_p √(2·μpCox·Id)μpCox≈40μA/V² → gm_p 283μSro_n 100kΩro_p 1/(λ·Id) 100kΩ假设λ相同Av -gm_n·(ro_n//ro_p//Rd)Rd此处为ro_p故Av -0.447×(100k//100k) -0.447×50k -22.35结构四PMOS二极管连接W/L20μm/0.18μmgm_n 447μSgm_p 283μSAv ≈ -gm_n/gm_p -447/283 -1.58手算速查表单位kΩ, mS, V/V结构gmro_nro_pRsRdAv计算式典型Av一0.45100—520-gm·(ro//Rd)/(1gm·Rs)-2.3二0.45100—520低频同上高频-gm·(ro//Rd)-2.3/-7.5三0.45100100——-gm_n·(ro_n//ro_p)-22.4四0.45————-gm_n/gm_p-1.584. 实测验证与典型问题排查实战录4.1 测试环境搭建如何避免测量本身引入误差增益测试不是接个信号源和示波器就行。我见过太多人测出Av5结果发现信号源输出阻抗50Ω而电路输入阻抗仅1kΩ电压被分压衰减了5%——这5%误差在Av100时就是5不可接受。我的黄金配置信号源必须用高阻输出模式Hi-Z或加缓冲器如OPA656GBW1.6GHz。若用50Ω输出必须串50Ω电阻匹配否则反射导致驻波。探头10×无源探头电容15pF会严重加载高频节点。测10MHz信号必须用有源探头如TPP0500输入电容0.9pF。地线所有探头地线长度5cm用弹簧地线夹直接夹在器件焊盘旁禁用长鳄鱼夹。我测过地线长20cm时100MHz处相位误差达45°。电源用电池供电或加LC滤波10μH100μF。开关电源的100kHz纹波会调制到输出造成虚假增益峰。最关键的一步先测开环增益再测闭环。我把输入信号加到G极输出从D极取但必须断开所有反馈路径如Cs、电流源偏置电阻。否则你以为测的是共源增益实际测的是整个环路增益。4.2 四种结构的实测偏差归因与修正方案结构一实测Av比理论低15%检查Rs温升。100μA流过5kΩ功耗50μW温升可忽略但若Rs50kΩ功耗500μW温升5℃Rs增0.5%Av降0.5%——这点可忽略。真正原因是衬底偏置Vsb。实测Vsb0.3Vgmbχ·gm0.2×0.4470.089mS总跨导gm_totalgmgmb0.536mS原公式没加gmbAv低估18%。修正Av -gm_total·(ro//Rd)/(1gm_total·Rs)。结构二在1kHz处增益突降10dB不是Cs失效而是PCB地平面分割。Cs的地孔打在数字地而MOS管源极接模拟地两地间存在1Ω阻抗1kHz时感抗jωL≈0.1Ω但1Ω电阻分压已足够。解决方案Cs地孔必须打在模拟地区域且与源极焊盘用宽铜皮直连。结构三Av批次间差异达±20%工艺角是主因但可优化。我让Fab厂提供同一wafer上相邻die的Vth数据按Vth分BINVth相近的die打包出货。实测后Av标准差从±20%降至±5%。结构四输出直流电平漂移二极管连接PMOS的Vgs_p Vdd - VoutVout变化→Vgs_p变→ID变→Vout再变形成正反馈。实测发现Vout在85℃时漂移300mV。解决在PMOS栅极加一个100kΩ电阻到1.8V基准提供弱偏置打破循环。4.3 常见问题速查表附波形诊断图描述问题现象可能原因快速诊断法解决方案Av随温度升高而增大体效应gmb未计入且χ随温度↑而↑测Vsb若0.2V且Av↑必是gmb漏算在增益公式中显式加入gmb项高频增益滚降早于理论值Cgd密勒效应被低估或PCB寄生电容过大断开负载测裸片Cout若1pF查版图金属密度减小D极金属面积加guard ring输出有100Hz蜂鸣声Rs旁路电容Cs ESR过大形成50Hz陷波换低ESR电容如POSCAP听声音是否消失用100nF C0G并联10μF钽电容Av在Vdd3.0V时正常3.3V时跌20%PMOS电流源进入线性区测PMOS Vds若0.2V说明ro_p退化增大PMOS W/L或降低ID示波器测Av0但DC工作点正常探头地线形成环路拾取磁场干扰拔掉探头地线用差分探头测改用1:1探头高阻输入运放缓冲独家技巧用手机录音分析噪声。把示波器FFT功能关掉用手机录下输出端声音导入Audacity看频谱。50Hz工频、100Hz倍频、1MHz开关噪声一听便知。我靠这招快速定位过3次EMI问题比示波器FFT快5倍。5. 设计选型决策树根据应用场景选择最优结构5.1 四种结构的适用场景画像非技术参数而是工程语境选结构不是比谁Av高而是看它在你的系统里“能不能活下来”。我按真实项目场景给它们画像结构一Rs无旁路画像是“老黄牛”——不求快但求稳。适用于工业传感器信号调理比如热电偶放大客户要求-40℃~85℃全程增益变化±5%且成本敏感不能用激光修调电阻。它的Rs用厚膜电阻成本0.02元比电流源节省90%面积。避坑点别用在音频前级。Rs的热噪声en √(4kTRB)在20kHz带宽下达1.3nV/√Hz而JFET前级仅0.8nV/√Hz信噪比吃亏。结构二RsCs画像是“双面胶”——粘住低频放开高频。最适合生物电信号ECG/EEG因为心电信号0.05~100Hz脑电信号0.5~100HzCs设f_c0.1Hz既能抑直流失调又不损有用信号。避坑点Cs不能用电解电容。我曾用铝电解半年后ESR升至5Ωf_c漂移到0.03Hz导致基线漂移加剧。必须用X7R或C0G。结构三电流源负载画像是“赛车手”——极速但轮胎工艺稍差就打滑。用于高速ADC驱动、RF混频器LO缓冲要求Av50且f_T500MHz。它的高Av来自ro并联但ro对Vds敏感所以必须保证Vds1.2V130nm工艺。避坑点别在LDO误差放大器里用。LDO输出电压变化时Vds_n剧变ro_n跳变Av不稳定导致环路震荡。结构四二极管连接画像是“孪生兄弟”——长得像行为一致。专用于电流镜、带隙基准、运算跨导放大器OTA的输入级。它的Av≈-1不是缺陷而是为了保证镜像比精确。避坑点别当主放大器用。Av太小后级需高增益运放整体噪声恶化。我测过同样输入结构四运放的总输入 referred noise 比结构三高3dB。5.2 决策树五步锁定最优结构我给团队用的决策流程只需回答五个问题你的增益精度要求是多少±1%以内 → 结构四匹配性最佳±5%以内 → 结构一或二Rs可修调±10%可接受 → 结构三工艺角容忍度高工作温度范围多大-40℃~125℃ → 结构四或一温漂最小0℃~70℃ → 结构二或三温漂可接受信号带宽要求DC~1kHz → 结构一Rs无旁路无高频风险DC~100kHz → 结构二Cs保低频Cgd控高频1MHz → 结构三ro并联提供高f_T成本与面积约束BOM成本0.1元 → 结构一仅电阻芯片面积500μm² → 结构四W/L比小无面积限制 → 结构三电流源占大是否需后续级联后级是高阻运放 → 结构一高输出阻抗匹配好后级是低阻ADC → 结构三低输出阻抗驱动强后级是另一MOS管 → 结构四匹配驱动按此流程95%的设计能一步到位。剩下5%是特殊需求比如超低噪声那就得混合结构——用结构四做输入级匹配好结构三做第二级增益高中间加源极跟随器隔离。5.3 我的个人经验何时该放弃“经典”转向定制方案干了十多年我越来越觉得“经典电路”是教科书的温柔乡真实世界需要更狠的方案。举三个例子例1超低温应用-200℃硅MOS管在-200℃时μn暴跌gm近乎为零。我做超导探测器读出电路时被迫用JFET替代MOSFET结构一的Rs换成温度系数为负的锰铜电阻Av反而更稳。结论当工艺超出常规范围经典结构失效必须回归器件物理。例2高压工艺700V普通MOS管ro在700V下可达10MΩAv理论值破万但实测只有200。查了三天发现高压工艺的λ极小0.001V⁻¹ro1/(λ·Id)巨大但Cgd也巨增密勒电容把带宽压到10kHz。最后方案结构三 cascode用共栅管屏蔽CgdAv保在150带宽提至1MHz。例3超低功耗Idd1μAId1μA时gm仅45μSro10MΩ但任何Rs10kΩ都会让Av跌到个位数。我放弃共源改用浮动电流源结构用两个MOS管构成自偏置环Id由工艺电阻设定Av靠ro//ro实现实测Av85Idd0.8μA。所以这四种经典结构是起点不是终点。它们教会你的不是“怎么算Av”而是“怎么问对问题”这个增益到底要稳、要快、要省、还是要准答案不同结构自然不同。我桌上贴着一张纸“没有最优结构只有最适场景。”——这才是摸爬滚打十年后最想告诉新人的话。