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1. 为什么LPDDR5的单颗粒双通道把传统布线经验直接掀翻了搞过LPDDR4的朋友第一次拿到LPDDR5的封装引脚图大概率会愣一下——明明还是一颗小小的BGA怎么就冒出两套DQ、两套DQS、两套CA总线来了我第一次画LPDDR5的时候就吃过这个亏还按照LPDDR4的老思路把它当成一条宽总线来做等长结果板子回来跑6400Mbps训练都过不去。后来翻资料、问原厂、反复改板才慢慢摸清了LPDDR5在PCB布局布线上的脾性。这篇是Marin说PCB系列的第三篇前面两篇聊了叠层、阻抗和去耦的底子今天重点讲LPDDR5布线里那些真正让你掉头发的注意事项尤其是单颗粒双通道这个架构带来的连锁反应。先说清楚这篇适合谁看。如果你是从LPDDR3/4转过来做LPDDR5的硬件工程师或者正在做含LPDDR5的板子、眼图打不开、读写训练老是失败那这篇基本就是给你写的。我不打算把JEDEC规范一条条念给你听——那种东西你自己去下原厂Design Guide更靠谱——我只讲实际画板、打样、调试这一路趟过来的经验包括为什么这样分组、为什么等长要分三层、为什么有些看起来没问题的做法其实埋了雷。所有数值我尽量给出来但你要记住具体板子具体分析最终一定以内存原厂和主控原厂的Design Guide为准我给的只是常见实践里的参考区间。1.1 从LPDDR4到LPDDR5速率跃升把布线余量吃干净了LPDDR4最高跑到4266MbpsLPDDR4X差不多而LPDDR5起步就是6400Mbps主流已经干到8533Mbps往上是9600Mbps。这个速率换算成单位间隔UI差异非常直观标准数据速率WCK频率UI单比特时间LPDDR4-42664266Mbps2133MHz约234psLPDDR5-64006400Mbps3200MHz约156psLPDDR5-85338533Mbps4266MHz约117psUI从234ps缩到117ps直接砍半。这是什么概念PCB上一段走线的传播延时大约是每英寸150ps左右FR4内层也就是说LPDDR5-8533一个UI对应的走线长度只有大概0.78英寸也就是不到20mm。你DQ和DQS之间差个3mm就已经吃掉了将近1/4个UI的窗口。LPDDR4时代你随便差个100mil可能都还活着LPDDR5时代这么干眼图直接闭掉。所以LPDDR5布线的第一个心态转变就是别再拿差不多就行的宽松心态对待等长。以前是能跑就行现在是差一点就崩。1.2 双通道的物理真相一颗芯片里塞了两套完全独立的系统LPDDR5一个封装里面其实是两个逻辑独立的channel每个channel有自己的16bit DQx16配置下、自己的DQS、自己的CA总线、自己的CS。你在做拓扑规划的时候必须把这两个channel当成两颗独立的内存颗粒来对待而不是一颗32bit的芯片。这个认知非常关键。我见过有人把channel A和channel B的DQ拼在一起做等长理由是反正都是DQ。大错特错。两个channel各自独立训练彼此之间没有相位关系你把它们拼在一起等长纯属自找麻烦还浪费走线空间。正确的做法是每个channel内部严格按照原厂规则做等长、做分组两个channel之间除了共用电源和参考地信号层面基本互不相干等长可以完全放松。打个比方这就像一栋楼里住了两户人家各走各的水电管线你在楼道里非要把两家的电表读数凑成一样没有任何工程意义。理解这一点你的布线空间一下子就宽裕很多。2. 先分组再动手字节通道的划分与三层等长约束LPDDR5布线最容易翻车的地方不是你不会走线而是分组分错了。分组错了后面等长、阻抗、参考平面全都跟着错板子打回来就是废板。所以我在动手之前先花半小时把信号分组画清楚这一步绝对不能省。2.1 每个字节通道的成员构成LPDDR5的数据总线是按byte lane字节通道组织的。x16的channel里16bit DQ被拆成两个byte lane每个byte lane包含8根DQ数据1对DQS数据选通差分读的时候是RDQS1根DMI数据掩码反转Data Mask Inversion读回时还可能有1对RDQS差分再加上CA总线地址命令、CK差分对、CS、CKE、WCK差分对。LPDDR5和LPDDR4的一个显著区别是引入了WCK这个专门的数据时钟它是一个独立于CK的高速时钟频率是数据速率的一半。WCK的引入让数据通道的时序参考变得更复杂——你要同时照顾CK域命令和WCK域数据。分组的时候记住一句话DQS、DMI跟着它所属的那8根DQ走绝不跨组。同一个byte lane里的DQ、DQS、DMI要当成一个整体来布线不能拆分到不同层或者不同区域。这是死规矩。2.2 等长匹配的三层约束LPDDR5的等长不是一个数走天下而是分三层约束从紧到松第一层组内等长最严。同一个byte lane内8根DQ相对DQS的等长常见要求是±2mil到±5mil。DMI也是同样待遇。为什么这么严因为整个byte lane是一起采样、一起做训练的任何一根DQ偏了就会在采样窗口上错位直接影响这个byte的误码率。第二层组间等长较松。同 LPDDR5单颗粒双通道PCB布线：分组与三层等长
1. 为什么LPDDR5的单颗粒双通道把传统布线经验直接掀翻了搞过LPDDR4的朋友第一次拿到LPDDR5的封装引脚图大概率会愣一下——明明还是一颗小小的BGA怎么就冒出两套DQ、两套DQS、两套CA总线来了我第一次画LPDDR5的时候就吃过这个亏还按照LPDDR4的老思路把它当成一条宽总线来做等长结果板子回来跑6400Mbps训练都过不去。后来翻资料、问原厂、反复改板才慢慢摸清了LPDDR5在PCB布局布线上的脾性。这篇是Marin说PCB系列的第三篇前面两篇聊了叠层、阻抗和去耦的底子今天重点讲LPDDR5布线里那些真正让你掉头发的注意事项尤其是单颗粒双通道这个架构带来的连锁反应。先说清楚这篇适合谁看。如果你是从LPDDR3/4转过来做LPDDR5的硬件工程师或者正在做含LPDDR5的板子、眼图打不开、读写训练老是失败那这篇基本就是给你写的。我不打算把JEDEC规范一条条念给你听——那种东西你自己去下原厂Design Guide更靠谱——我只讲实际画板、打样、调试这一路趟过来的经验包括为什么这样分组、为什么等长要分三层、为什么有些看起来没问题的做法其实埋了雷。所有数值我尽量给出来但你要记住具体板子具体分析最终一定以内存原厂和主控原厂的Design Guide为准我给的只是常见实践里的参考区间。1.1 从LPDDR4到LPDDR5速率跃升把布线余量吃干净了LPDDR4最高跑到4266MbpsLPDDR4X差不多而LPDDR5起步就是6400Mbps主流已经干到8533Mbps往上是9600Mbps。这个速率换算成单位间隔UI差异非常直观标准数据速率WCK频率UI单比特时间LPDDR4-42664266Mbps2133MHz约234psLPDDR5-64006400Mbps3200MHz约156psLPDDR5-85338533Mbps4266MHz约117psUI从234ps缩到117ps直接砍半。这是什么概念PCB上一段走线的传播延时大约是每英寸150ps左右FR4内层也就是说LPDDR5-8533一个UI对应的走线长度只有大概0.78英寸也就是不到20mm。你DQ和DQS之间差个3mm就已经吃掉了将近1/4个UI的窗口。LPDDR4时代你随便差个100mil可能都还活着LPDDR5时代这么干眼图直接闭掉。所以LPDDR5布线的第一个心态转变就是别再拿差不多就行的宽松心态对待等长。以前是能跑就行现在是差一点就崩。1.2 双通道的物理真相一颗芯片里塞了两套完全独立的系统LPDDR5一个封装里面其实是两个逻辑独立的channel每个channel有自己的16bit DQx16配置下、自己的DQS、自己的CA总线、自己的CS。你在做拓扑规划的时候必须把这两个channel当成两颗独立的内存颗粒来对待而不是一颗32bit的芯片。这个认知非常关键。我见过有人把channel A和channel B的DQ拼在一起做等长理由是反正都是DQ。大错特错。两个channel各自独立训练彼此之间没有相位关系你把它们拼在一起等长纯属自找麻烦还浪费走线空间。正确的做法是每个channel内部严格按照原厂规则做等长、做分组两个channel之间除了共用电源和参考地信号层面基本互不相干等长可以完全放松。打个比方这就像一栋楼里住了两户人家各走各的水电管线你在楼道里非要把两家的电表读数凑成一样没有任何工程意义。理解这一点你的布线空间一下子就宽裕很多。2. 先分组再动手字节通道的划分与三层等长约束LPDDR5布线最容易翻车的地方不是你不会走线而是分组分错了。分组错了后面等长、阻抗、参考平面全都跟着错板子打回来就是废板。所以我在动手之前先花半小时把信号分组画清楚这一步绝对不能省。2.1 每个字节通道的成员构成LPDDR5的数据总线是按byte lane字节通道组织的。x16的channel里16bit DQ被拆成两个byte lane每个byte lane包含8根DQ数据1对DQS数据选通差分读的时候是RDQS1根DMI数据掩码反转Data Mask Inversion读回时还可能有1对RDQS差分再加上CA总线地址命令、CK差分对、CS、CKE、WCK差分对。LPDDR5和LPDDR4的一个显著区别是引入了WCK这个专门的数据时钟它是一个独立于CK的高速时钟频率是数据速率的一半。WCK的引入让数据通道的时序参考变得更复杂——你要同时照顾CK域命令和WCK域数据。分组的时候记住一句话DQS、DMI跟着它所属的那8根DQ走绝不跨组。同一个byte lane里的DQ、DQS、DMI要当成一个整体来布线不能拆分到不同层或者不同区域。这是死规矩。2.2 等长匹配的三层约束LPDDR5的等长不是一个数走天下而是分三层约束从紧到松第一层组内等长最严。同一个byte lane内8根DQ相对DQS的等长常见要求是±2mil到±5mil。DMI也是同样待遇。为什么这么严因为整个byte lane是一起采样、一起做训练的任何一根DQ偏了就会在采样窗口上错位直接影响这个byte的误码率。第二层组间等长较松。同