1. 差分等长布线到底在解决什么问题搞过高速数字电路设计的朋友应该都有体会——PCB Layout 做到后期真正花时间的往往不是连通率而是时序和信号完整性。尤其是差分信号像 USB、PCIe、LVDS、千兆以太网、HDMI 这些接口只要速率上来走线等长基本就是板上钉钉的硬性需求。Cadence Allegro 作为目前高速板设计的主流工具之一它的差分对布线、约束管理器、蛇形走线等一套流程几乎是每个硬件工程师和专职 Layout 工程师的必修课。先回答一个很多人都问过的问题为什么差分走线要等长差分信号是靠一对走线P 和 N上的电压差来传输信息的接收端比较的是两根线的差值。理想情况下这一对线应该完全对称长度一致、离参考平面距离一致、周围环境一致。如果两根线长度有偏差接收端采样到的差分信号就会产生偏斜Skew体现在眼图上就是交叉点偏移、占空比失真严重的时候直接误码。举个例子假设差分对的传播速度约为 6 mil/psFR4 板材内层走线大约是这个数量级如果 P 和 N 的长度差了 100 mil那么信号到达接收端的时间就差大约 16.7 ps。对于 PCIe Gen3速率 8 GT/s一个 UI 约 125 ps来说这个偏斜已经占了 UI 的 13% 以上再加上抖动、串扰、电源噪声等其它非理想因素时序裕量会非常紧张。当然等长也不是绝对意义的“等长”。差分对内部的等长P 对 N通常要求控制在 5 mil 以内或者按芯片手册给定的 Skew 指标来约束。而整个接口的多组差分对之间比如 PCIe 的一整条 Lane 的若干对线往往还有 Group 级别的等长要求这个范围会放宽到几十甚至几百 mil。搞清楚这两层约束再去操作 Allegro 的约束管理器思路就清晰了。这篇文章我会按照实际项目中最常用到的流程来写先说等长设计的原理和规划再讲 Allegro 里的约束设置然后重点拆解蛇形走线的参数计算和操作手法最后把我在项目中踩过的坑和排查思路整理出来希望能帮到正在做高速板的朋友。2. 等长设计的前期准备叠层、阻抗与差分对规划2.1 叠层结构对等长设计的影响很多新手拿到板子就开始拉线等到发现等长拉不出来才回头改叠层这是非常被动的做法。叠层结构是差分走线的基础它直接决定了差分线的阻抗、传播速度和可用的布线空间。在常见的 4 层板结构中差分对一般走顶层L1和底层L4参考平面是相邻的完整地平面。对于更高的层数6 层、8 层甚至更多内层带状线Strip line结构更常见它的优点是参考平面上下都有抗干扰能力强但是传播速度比微带线Microstrip慢一些等长计算时要按实际叠层参数来。实际操作中我一般会在项目启动时就和板厂确认好叠层参数重点关注三个数据介质厚度决定阻抗和线宽介电常数 Er决定传播速度铜箔厚度决定线宽修正量叠层确定后Allegro 的 Cross-section 设置就要同步更新这一步千万别偷懒。因为后面做阻抗约束时Allegro 的阻抗计算器会根据叠层参数自动算出推荐的线宽和间距如果叠层参数不对算出来的线宽就是错的产线的阻抗也一定控不住。2.2 差分阻抗的计算与线宽线距选择差分阻抗的计算公式看起来复杂但实际工作中基本都是靠工具。Allegro 的 Sigrity 阻抗计算器、Polar Si9000、甚至一些在线计算器都能用。关键是理解里面的变量怎么影响阻抗这样遇到阻抗不达标时才知道调什么。差分阻抗 Zdiff 主要由三个参数决定线宽 W、线间距 S、到参考平面的介质厚度 H。增大线宽 W差分阻抗降低因为单端阻抗降低增大线间距 S差分阻抗增大因为两根线之间的耦合减弱差分阻抗向 2 倍单端阻抗靠拢增大介质厚度 H阻抗增大走线远离参考平面电感增加举个例子FR4 板材 Er4.24 层板L1 到 L2 介质厚度约 4 mil要做 100Ω 差分阻抗。Polar 算下来大约是线宽 4.5 mil、间距 7 mil边到边。但如果换到 6 层板的内层参考平面距离可能变成 5 mil同样线宽线距阻抗就会变化需要重新计算。这里有个非常重要的认知差分阻抗并不是越小间距就越好。间距太小会导致阻抗偏低加工难度也大蚀刻不均匀而且对等长调整也不利——你想在里面塞蛇形的时候会发现空间根本不够。一般来说线间距控制在 3 倍线宽以内就足够获得较好的耦合效果不一定要追求紧耦合。2.3 差分对布线的空间规划在画原理图阶段就要结合结构尺寸和器件布局规划好高速差分接口的大致走线区域。这一步很多人忽视但我觉得它比后面拉线更重要。以一个 8 层板的核心板项目为例我一般会提前做以下规划锁定连接器位置和芯片引脚位置确定差分信号的出线方向。划分走线区域不同接口的差分对尽量分区域走避免交叉。预估等长调整空间——这很关键。一对差分线从芯片到连接器如果直线距离是 3000 mil其中一对走线可能因为 BGA 出线或者过孔换层实际走线路径特别顺长度只有 3200 mil另一对则被器件挡住绕来绕去走了 3800 mil。等长时就需要把短的那对拉出 600 mil 的蛇形没有空间就完蛋。关注 BGA 区域的风扇输出Fanout方案是直接表层出线还是打过孔到内层这会显著影响差分对的长度起点。空间规划做好了后续的等长布线就是在“填空”做不好就是“救火”。3. 深入 Allegro 约束管理器等长规则这样设置3.1 电气约束与物理约束的区别Allegro 的约束管理器Constraint Manager默认提供了两大类规则Electrical Constraints电气约束和 Physical Constraints物理约束。很多初学者搞不清两者的关系简单来说Physical Constraints管的是“怎么画”——线宽、线距、过孔大小、走线层等物理属性。Electrical Constraints管的是“画多长”——等长、延迟、总长度等时序相关的属性。在等长设计里两套规则都要设。物理约束确定差分对的线宽线距下限电气约束确定等长容差范围。它们之间是配合关系不是二选一。那有群友会问只设置 Physical 里的 Diffp Min/ Max 间距不就行了吗实际上最好两个都设。因为 Electrical 里的等长约束显示更直观而且能自动比对实际布线与约束的差距在布线过程中实时提示你哪一对还没达标。3.2 实例为 DDR4 数据组配置等长规则咱们直接以 DDR4 的数据组为例跑一遍完整的约束设置流程。DDR4 数据线DQ、数据选通DQS和掩码DM在 Layout 时通常需要做 Group 等长。假设我们的叠层传播速度为 5.8 mil/ps芯片手册要求 DQ 与 DQS 的 Skew 控制在 ±10 mil 以内不同芯片手册给出的单位不同有些给 ps有些给 mil要按实际单位换算。打开 Constraint Manager 的操作路径是菜单栏选择Setup - Constraints - Constraint Manager。在 Electrical 选项卡下找到Routing - Wiring - Total Etch Length。右键创建 Constraint Set命名为 DDR4_DQ_GROUP。在 Constraint Set 里设置Tolerance为 10 mil这里填入的是与目标的偏差范围。回到 Workbook 窗口将对应的差分对如 DQ0_P/DQ0_N分配到该 Constraint Set 下。对 DQS 和 DM 也做相同操作全部归入同一个 Group。这里有个小细节Allegro 17.4 里创建 Group 是在 Electrical 约束的Relative Propagation Delay区域而 Total Etch Length 只做单对的绝对长度限制。两者的配合逻辑是Total Etch Length定义每一对线自身的最大/最小长度比如 2500~3500 mil。Relative Propagation Delay定义多对线之间的相对偏差比如 ±10 mil。实际项目中我更常用 Relative Propagation Delay 做 Group 等长因为它直接反映 Skew 关系调试时一目了然。3.3 差分对物理规则的完整配置清单除了电气约束物理规则这边也有几个关键参数要设置好。这里列一份我在实际项目中反复核对的配置清单参数项推荐做法说明Min Line Width按阻抗计算值减去 10% 余量防止板厂制造偏差导致阻抗偏高Max Line Width按阻抗计算值加上 10% 余量防止走线太粗导致阻抗偏低Diffp Neck Width设置比正常线宽小 1~2 milBGA 出线或过孔区域空间紧张时使用Neck Gap设置为线宽 6 mil 左右保证 Neck 区域仍有足够的差分阻抗Min Line Spacing非差分对之间 2 倍线宽以上减少串扰过孔类型优先使用 8/16 mil钻孔/焊盘BGA 下可用 6/12 mil物理规则设置通常在Physical - 选定的网络或约束集 - Line Width / Diffp下操作。设置好之后布线时如果违反规则Allegro 会实时以高亮或 DRC 错误的方式提示比后期检查高效得多。我曾经在处理一个 FPGA 项目时因为差分对的 Neck Gap 设得太小比正常间距小了 5 mil结果在 Neck 区域的差分阻抗严重偏低TDR 测试出来掉到了 85Ω 左右。后来把 Neck Gap 调回正常值问题才解决。所以记住BGA 出线区域的“缩脖子”是不得已而为之能少用就少用用了就要控制长度。3.4 设置走线层与换层策略差分对的走线层分配在 Physical Constraints 的 Allowed Layers 里设置。常见的做法是表层L1/L4走短距离的差分对比如连接器到过孔。内层L2/L3 或更深走长距离的差分线利用带状线结构获得更好的信号完整性。对于要求严苛的接口如 25Gbps 以上尽量保持同一层走完减少换层过孔带来的阻抗不连续。换层的核心原则是成对换层、上下对称。意思是 P 和 N 的过孔位置要靠近且它们的走线在上下层都要保持等长。Allegro 中可以通过设置过孔的 Tuning 属性来让软件自动保持过孔数量一致。如果你用的是 Allegro 17.4 或更高版本Allegro X的界面下换层操作更直观直接在 Options 面板里切换 Active Layer 就行。但建议养成手动控制换层点位置的习惯因为过孔的位置会影响后续的等长绕线空间。4. 蛇形走线实战从参数计算到操作细节4.1 蛇形走线的本质与形态选择蛇形走线Serpentine Routing / Accordion Routing的本质是用增加物理路径长度的方式来补偿信号延迟差。它的形态不止一种常见的包括Accordion手风琴式标准的 U 型往返是最常用的一种。Trombone长号式单向延伸的 S 型适合空间狭长的区域。Ammeter电流表式多个小 U 型串联适合需要等长但空间紧凑的情况。选择哪种形态取决于剩余空间和需要的补偿长度。空间宽裕、补偿长度大的用 Accordion空间窄长、补偿量适中的用 Trombone需要细粒度微调的多用 Ammeter。Allegro 中默认的 Interactive Delay Tune 指令快捷键一般是 ShiftR或者在 Route 菜单下选择 Delay Tune支持多种形态切换循环按键可以切换风格。我用过的版本中17.4 的 Delay Tune 还能通过 Options 面板直接选择 Accordion / Trombone 等形态非常方便。4.2 蛇形线的关键参数幅度、间距、拐角蛇形走线的参数主要有四个参数含义推荐值振幅Amplitude蛇形凸出的宽度通常是线间距的整数倍15~30 mil间距Spacing相邻两段平行走线的中心距≥ 4 倍线宽拐角形式45°、圆弧或倒角45°或圆弧总补偿长度需要增加的路径长度由等长目标与当前长度之差决定振幅和间距的选择要特别谨慎。间距如果太小小于 4 倍线宽相邻的平行走线段之间会产生严重的耦合干扰——这就相当于你为了调等长又给自己引入了额外的串扰源得不偿失。一般来说间距控制在 4~6 倍差分线宽比较稳妥。拐角的选择在高速信号中拐角越“圆”越好。45° 拐角是传统方案但 100mil 以上的高频信号场景中圆弧拐角能进一步减少阻抗变化和电磁辐射。Allegro 支持设置圆弧角度Options 面板里的 Corner 类型选 Arc。4.3 用 Interactive Delay Tune 走蛇形线的完整流程下面是用Route - Delay Tune或直接按 ShiftR走蛇形线的标准操作流程我按步骤走一遍启动指令选中需要等长的差分对线段执行 Delay Tune 命令。确认目标长度在 Options 面板中会显示当前走线的长度和目标长度以及还差多少Delta。设置参数在 Options 面板里设置振幅Amplitude、间距Gap、目标形态Accordion/Trombone等参数。沿路径拖动鼠标沿着原有走线路径拖动Allegro 会自动生成蛇形褶皱。大多数时候软件会自动按你设置的振幅和间距撑开蛇形。微调如果蛇形不够精确可以切换到Slide推挤快捷键 ShiftS模式手动调整某一段蛇形的形状或者直接通过拖动端点来微调。检查 DRC走完后立即按 DRC 更新看是否有间距或长度违规。固定等长状态确认满足约束后通过Display - Element选中该走线查看实际 P 与 N 的长度差是否在容差范围内。这里要专门提一个常见误区很多新手用 Delay Tune 时蛇形线只生成在信号的一个分支上比如只绕了 P没绕 N结果就是 A 网络长了但 B 网络没跟上等长根本没解决。所以用 Delay Tune 时一定要确保指令作用在整对差分线上或者分别对 P 和 N 各绕一次并且最终检查 P/N 的长度差。4.4 等长补偿长度怎么精确估算如果不想完全依赖软件的自动生成想手动估算蛇形长度可以这样做。蛇形走线的单段 U 形补偿长度公式近似为补偿长度 2 ×蛇形实际路径长度 - 蛇形占用区域的直线长度举个例子你想在一段占用长度为 300 mil 的区域内通过蛇形把走线物理长度从 300 mil 增加到 500 mil那蛇形的实际路径就是 500 mil。假设蛇形做了 4 个完整的 U 弯每个 U 弯的振幅是 25 mil那么每个 U 弯增加的路径长度大约是 2 × 25 50 mil忽略拐角圆弧的误差4 个 U 弯就是 200 mil加上 300 mil 的直线段正好 500 mil。当然这只是估算实际走出来的长度会因为拐角圆弧半径、线段斜度等有细微偏差。所以我的经验是先用估算确定蛇形规模和空间够不够再用软件精确调整参数。4.5 差分对内等长与组间等长的先后顺序实际布线时等长调整的操作顺序会显著影响效率。我总结了一套自己的流程先做 P/N 对内等长先把每一对差分线内部的长度差控制在 5 mil 以内。这一步通常通过蛇形绕短的那根来实现。再定基准线在 Group 中找到实际长度最长的那一对以它为基准或者以目标长度/平均长度为基准调整其它较短的配对。最后精调 Group 级等长在 Relative Propagation Delay 里检查所有配对的实际长度偏差对偏差较大的少数配对做蛇形微调。这套顺序的好处是如果 Group 内各对线的长度差异很大先调好对内等长再对比各对的长度就不会出现“这一对绕了半天其实它比你想象的短很多”的返工情况。4.6 自动布线工具能应对等长吗Allegro 家族中有自动布线工具如 Allegro PCB Router虽然支持等长约束但实际项目中高速差分对的等长我建议还是手动布线 Delay Tune来完成。原因很简单自动布线生成的蛇形往往形态怪异、绕线路径不可控。等长与信号完整性高度相关手动布线时可以根据空间和电磁环境灵活调整。自动布线在处理复杂 BGA 区域的扇出与等长时效率提升有限修改反而耗费时间。自动布线适合用来处理大量普通单端信号比如地址线、控制线可以在约束设置好之后快速连通。但高速差分对我始终认为人工精确控制更靠谱。5. 铜皮、过孔与叠层对差分等长的影响5.1 铜皮优先级与差分走线周边环境Allegro 中“铜皮优先级”是个高频关键词很多人搜索是因为遇到了铜皮和走线打架的问题。在等长设计场景下铜皮的设置也会间接触发等长问题。铜皮Shape的优先级设置决定了它与走线、过孔、其它铜皮的连接和避让方式。如果铜皮优先级过高或者铜皮与差分走线的间距过近会导致差分对的实际参考平面发生变化引起阻抗波动最终影响等长效果。一个非常实际的案例某次调试中我发现一对千兆以太网的差分线在 TDR 测试时某段阻抗只有 89Ω 左右检查发现是附近的一块电源铜皮离差分线太近改变了局部介质环境。后来把铜皮整体外扩了一点让差分线与铜皮的间距至少维持在 3 倍线宽以上阻抗才恢复正常。在 Allegro 中检查铜皮与差分走线间距的方法使用Display - Shadow Mode高亮铜皮与走线。在Shape - Select Shape or Void下单独选中铜皮查看它的Clearance设置。如果发现铜皮离走线过近在约束管理器里统一调整Same Net Spacing或Shape to Line Spacing。这里补充一点Allegro 中有两个易混淆的概念Shape 的 Global Clearance全局间距和Shape 的 Priority优先级。Global Clearance 决定间距大小Priority 决定不同层铜皮重叠时的归属。调整等长相关间距时优先改 Global Clearance不要随意改动 Priority除非是多层铜皮交叠的场景。5.2 过孔对差分等长的影响与处理过孔Via是高速差分走线中最常见的阻抗不连续点同时对等长的影响也很突出。一个过孔在表层走线中相当于增加了几十 mil 的电感并且在换层时打断了参考平面的连续性。处理差分过孔时我的经验总结为以下几点成对打过孔P 和 N 的过孔必须紧挨着打形成一个“对孔”这样信号从顶层穿越到底层时回流路径最短共模抑制也好。过孔下方加地过孔Stitching Via在差分过孔附近打一个接地过孔为回流信号提供路径。间距控制在 30~50 mil 内。背钻Back Drilling对于 10Gbps 以上的高速信号过孔残桩会产生严重的谐振有条件的板厂可以做背钻处理。这个不是等长问题但它会影响走线换层的实际信号质量间接让你觉得“等长都调了为什么眼图还是不好看”。过孔计入等长吗Allegro 的电气约束中等长计算默认包含走线长度和过孔长度取决于你的设置。如果希望忽略过孔长度做精确计算可以在 Constraint Manager 里选择Total Etch Length时勾选或取消“Include Vias”选项。但对于高速差分对我建议把过孔长度也计入等长因为过孔确实引入了延迟。5.3 换层区域的参考平面不连续问题差分对换层时如果两个过孔之间的参考平面被分割了比如中间有一条大面积的电源/地分割槽那么回流信号会被迫绕路不仅产生额外的延迟还会引入严重的 EMI 风险。解决思路很简单尽量保证换层位置的下方有一整块完整的地平面。如果参考平面必须分割至少要保证差分过孔附近 50 mil 范围内地平面的连续性必要时在分割区域边缘加缝合电容Stitching Capacitor。Allegro 里检查参考平面是否连续的方法使用Setup - Cross-section查看各层类型和平面层设置。使用Manufacture - Design for Fabrication或第三方 DFM 工具检查过孔区域是否有平面挖空。或者在布线时直接打开所有平面层肉眼检查差分对下方的铜皮是否完整。6. 差分等长排错实例与实用技巧6.1 等长规则失效检查不到哪一对有时候约束管理器明明设置了规则但布线完成后 DRC 不报错或者报出来的错误和预期完全不符。这种情况下我通常会按下面的顺序排查检查网络是否分配了约束集选中差分对查看 Properties 面板中的 Constraint Set 是否生效。很多情况下是网络没正确挂到约束集上。检查差分属性是否完整确认网络对P 和 N在原理图阶段已经定义了差分属性Allegro 才会识别为差分对。如果只定义了网络名而没有 Diffp 属性Allegro 只是把它们当普通网络处理所有差分约束都不生效。检查约束管理器中的生效范围Allegro 的约束分三种范围——Design全局/ Class类/ Net网络。如果在一个约束集里修改了规则但各个网络实际绑定的是另一个约束集修改自然不会生效。DRC 更新每次修改约束或走线后务必要执行Display - DRC Update否则在线 DRC 不会及时刷新。6.2 蛇形走线越绕越乱Gap 与振幅的设置教训有一次我处理 8 对 LVDS 差分线Group 等长要求控制在 ±50 mil 以内。第一轮布线后最短的一对比最长的一对短了 420 mil所以我在短的那对上做蛇形补偿。一开始我把 Delay Tune 的振幅设成了 30 mil间距设成 15 mil。结果生成的蛇形非常密集看起来像弹簧而且 DRC 报了一堆间距违规。后来把振幅调大到 50 mil间距改到 20 mil蛇形形态才变得舒展DRC 也全部通过。这里的关键认知是蛇形的间距必须大于最小走线间距否则必然报 DRC。Allegro 的 Delay Tune 不会自动避开这个坑需要你自己把 Gap 值设置到安全范围。先查一下这个网络所在的 Physical Constraint Set 里 Diffp Gap 是多少蛇形 Gap 至少要比它大 1~2 mil最好留 20% 以上的余量。6.3 等长与阻抗的权衡是不是越等长越好在低速或普通信号中等长可能不是刚需但在高速信号中等长的重要性毋庸置疑。不过过度等长也会带来麻烦。比如有时候你为了让一对差分线严格等长到 1 mil在本来很短的走线上强行加了蛇形结果这段蛇形变成了新的干扰源反而劣化信号质量。对于 1Gbps 以下的信号5~10 mil 的内部偏差通常不会影响正常工作对于 5Gbps 以上的信号5 mil 以内的偏差基本就够用了。除非芯片手册有严格指标否则不要追求极端等长。用一句话总结等长是手段信号完整才是目的。不要为了等长而等长而要在等长、阻抗、空间、EMI 之间找到平衡。6.4 从 Allegro 导出等长数据的三种方式布线完成后需要整理等长数据用于评审或仿真时Allegro 提供了几种导出途径直接从 Constraint Manager 复制选中所有差分对的行复制到 Excel 中可以快速得到每对 P/N 长度及偏差数据。使用 Report 功能菜单Reports - Constraint Manager Report生成完整的检查报告。使用 Skill 脚本如果公司有 Skill 开发资源可以写一个脚本批量导出所有差分对的长度和偏差并自动标记超标的配对。网上有很多开源的 Allegro Skill 脚本可以参考比如在 EDA365 或吴川斌的博客上能找到不少现成的。我个人更推荐第三种尤其当你需要每周整理设计进度给项目组时一键导出非常节省时间。6.5 实用快捷键与效率提升Allegro 的快捷键对效率影响巨大尤其是等长布线这种反复操作的重体力活。以下是我在差分等长实战中觉得最常用的几组快捷键17.4 默认映射可通过 env 文件重新定义操作快捷键说明Delay TuneShiftR启动交互式等长绕线Slide推挤ShiftS调整走线位置和蛇形形态DoneF6确认完成当前操作CancelF5取消OopsF4回退上一步DRC UpdateTools - DRC Update或自定义快捷键更新 DRC 结果Highlight高亮ShiftH高亮网络/铜皮以便观察Dehighlight取消高亮ShiftD取消高亮有人说 Allegro 的快捷键太过繁琐但我觉得它是“上手难熟了飞”的那种工具。你可以把 Delay Tune、Slide、Oops 这三个键练成肌肉记忆做等长时的操作速度能提升一倍以上。6.6 Allegro 转其它工具的数据交接注意项目中经常遇到“Allegro 转 PADS”或“Allegro 转 AD”的需求。这类转换在处理等长信息时经常出问题——最常见的是差分属性丢失、等长约束变成普通线宽规则甚至网络名改变导致约束完全失效。如果你负责的是 PCB Layout 输出方建议在输出前做好两件事输出一份等长报告不仅导出各差分对的长度数据还要用 Excel 记录约束规则作为接收方复核的依据。尽量使用中性格式比如 IDF用于结构交接、GenCAD 等。对于 PCB 数据的全量转换Allegro 自带的转换工具通常不是最理想的建议使用第三方专业转换工具或者与板厂一起确认数据完整性。转换不是这篇文章的重点但值得提醒等长信息是高速设计的关键数据转换前后必须用约束报告做比对不能只对比有没有“蓝色的蛇形线”。7. 从设计验证到生产等长信息要跟上制造等长调整完后设计工作还剩两个环节检查与输出。检查方面除了 DRC 之外我建议有条件的话做一次IPC-2581或ODB格式的导出在板厂的 DFM 工具里验证走线间距和阻抗等工艺要求。同时把等长约束表发给板厂要求他们在阻抗测试报告里单独标注关键差分对的实际阻抗值这样就能从设计端确认经过制板后等长和阻抗是否都符合预期。输出方面光绘文件Gerber是最终交付给板厂的核心数据。Allegro 导出 Gerber 时要注意差分对所在的层比如 Differential Pair 的 FPC 层和过孔层的文件是否全部包含导出后最好用 GC-Prevue 或 CAM350 打开检查一遍层对是否对齐防止出现文件缺失导致板厂做错板。这里说一个我踩过的真实教训有一次导出光绘时有个内层走线层漏选了“Differential Pair”的子类结果板厂收到的文件里那一层的差分对全丢了。板子做回来一测对应接口全部开路。后来我养成了一个习惯每次出完 Gerber必须逐层打开检查关键网络特别是差分对是否完整存在。实际项目中的几点心得最后说几句“做多了才有体会”的东西。差分等长布线这件事表面上是软件操作问题实际上考验的是对信号完整性原理的理解、对空间规划的预判能力以及细致的检查习惯。软件只是工具换任何一款 EDA 软件逻辑都是相通的——约束先行、布线跟随、检查兜底。在我实际接触的工程师群体里很多人能熟练操作 Delay Tune但问到“为什么间距要设成 4 倍线宽”“为什么蛇形绕完还要看耦合影响”时往往就答不上来。这恰恰说明操作只是表象理解原理才是核心竞争力。希望这篇文章不只是讲清了 Allegro 怎么操作更重要的是帮你看懂了每个步骤背后的“为什么”。我做等长布线时还有一个习惯每完成一个功能模块的等长调整就随手截图并记录关键参数蛇形振幅、间距、补偿长度。这些记录在项目评审时非常好用也能在后续遇到类似设计时直接复用。建议你也试试。