1. 什么是“无盘过孔”它为什么值得专门讲一讲在Altium Designer里做PCB设计很多人卡在“过孔”这个看似最基础的环节上——不是不会加而是加完之后发现DRC报错、铺铜异常、生产厂拒收、甚至板子焊完就发热。我带过的十几个新人项目里有七成以上第一次投板失败根源都在过孔处理上而其中最典型、最容易被忽略的就是“无盘过孔”Via Without Pad。这个词听起来像术语堆砌其实非常直白普通过孔在每一层都有焊盘pad用来连接走线、提供机械支撑和焊接可靠性而无盘过孔顾名思义只在需要导通的层保留铜环annular ring其他层完全不设焊盘——它就像一根“穿墙而过的细针”只在必要位置露头其余部分彻底隐身。为什么这事儿重要举个真实案例去年帮一家做高频射频模块的客户改版原设计用标准过孔连接顶层RF走线与内层地平面结果实测插入损耗超标0.8dB回波波动剧烈。我们把所有非关键层的过孔焊盘全部取消仅保留顶层和地层的铜环再配合阻抗仿真微调最终损耗回落到规格内且量产良率从82%升至97%。这不是玄学是电磁场物理决定的——过孔焊盘在非连接层会形成寄生电容尤其在GHz频段一个0.3mm直径的多余焊盘就能引入0.05pF级杂散电容直接劣化信号完整性。再看制造端嘉立创、深南电路等主流厂对“过孔焊盘尺寸公差”有明确分级。标准焊盘比如0.6mm孔径配0.9mm焊盘允许±0.05mm误差但若你在内层设置了0.8mm焊盘而该层实际蚀刻精度只有±0.08mm就极易出现焊盘偏移、铜皮断裂或短路风险。无盘过孔绕开了这个问题——没焊盘自然没公差争议。所以“轻松实现无盘过孔设计”不是炫技而是解决三类硬需求高频/高速场景降低过孔寄生参数抑制串扰与反射高密度布线在BGA底部、细间距器件间腾出0.1~0.15mm的走线空间特殊工艺适配如HDI板的盲埋孔叠孔结构、刚挠结合板的柔性区避让。你不需要是SI/PI专家也不必啃电磁场理论——Altium Designer本身已内置完整支持链路。接下来我会拆解为什么默认不启用哪些操作会意外破坏无盘特性如何确保从原理图定义到Gerber输出全程可控这些都是我踩过坑、改过三次DRC规则、重跑过七版仿真的实战结论。2. 设计逻辑与方案选型为什么必须从原理图源头控制很多人尝试在PCB编辑器里“手动删焊盘”——选中过孔→右键→Properties→把各层Pad Size设为0。表面看成功了但这是危险操作。我见过最惨的一次工程师这样改完后生成Gerber工厂反馈“所有过孔缺失”因为Gerber解析时将Pad Size0视为“无铜”直接丢弃该过孔数据。更隐蔽的问题是这种修改无法追溯下次更新原理图同步时AD会强制恢复默认焊盘尺寸导致设计状态错乱。真正的无盘过孔必须遵循“源头定义、层级继承、规则驱动”三原则。核心逻辑很简单过孔的焊盘属性本质是网络属性的延伸。当你在原理图中放置一个器件它的引脚类型如Power、I/O、Passive决定了后续PCB中连接该网络的过孔行为而过孔本身只是网络在层间跳转的“通道节点”。因此无盘过孔不是给单个过孔“动手术”而是告诉AD“当这个网络需要跨层时请按指定规则生成通道而非默认焊盘”。具体方案选型上AD提供三种路径但适用场景截然不同方法一专用无盘过孔封装Via Component创建一个仅含过孔的独立元件如VIA_0402_NO_PAD在原理图中作为“虚拟器件”放置。优点是绝对可控缺点是破坏网络拓扑——它无法自动关联上下游网络需手动连线易漏连且DRC难覆盖。方法二网络类规则绑定Net Class Via Rule将高频信号网络归入特定Net Class如RF_SIGNAL再为该类设置专属Via Rule指定“仅在Layer1/Layer2生成铜环其余层禁用焊盘”。这是最推荐的工业级做法但要求严格管理Net Class命名与分配流程。方法三过孔对象属性覆盖Via Object Override在PCB中双击过孔→Properties→勾选“Override Via Definition”再逐层设置Pad Size。此法适合局部调试但必须配合“Design → Rules → Manufacturing → Plane Connect Style”中关闭“Allow plane connect to pads”选项否则铺铜时仍会自动生成热焊盘。我最终选择方法二为主干方法三为补充。原因很实在我们团队用AD21开发一款4G LTE前端模组共237个射频网络其中68个需无盘过孔。若用方法一原理图需额外添加68个“虚拟过孔器件”布线逻辑混乱若全用方法三每次ECO变更都要人工复查每个过孔属性出错概率极高。而Net Class方案只需在原理图编译阶段用“Tools → Compile PCB Project”一键同步所有关联过孔自动按规则生成且DRC能精准校验“是否误用标准过孔”。提示Net Class不是简单打标签。在AD中它本质是网络属性的容器。创建时务必勾选“Include all nets matching pattern”用正则表达式匹配如RF_*、TX_*避免手工逐个添加遗漏。我曾因漏加一个RX_ANT网络导致天线接收链路过孔带盘返工重投。3. 核心细节解析从原理图到Gerber每一步都藏着陷阱实现无盘过孔真正考验功力的不是点击几下菜单而是理解AD内部数据流如何传递属性。下面我把整个链路拆成五个关键节点每个都附上实测参数和避坑点。3.1 原理图端网络标识必须精确到“字符级”很多工程师以为只要网络名带“RF”就行但AD的Net Class匹配是严格区分大小写和符号的。例如你定义Net Class为RF_Signal而原理图中网络名为rf_signal或RF-Signal系统将完全忽略。更隐蔽的是空格——RF Signal带空格与RFSignal无空格被视为两个网络。实操步骤在原理图中选中所有射频网络走线→右键→“Properties”检查“Net Name”字段统一规范为全大写下划线如RF_TX1、RF_RX2进入“Design → Classes”新建Net ClassName填RF_SIGNALPattern填RF_*点击“Add”按钮旁的下拉箭头→选择“Add Selected Nets”确认所有目标网络已加入。注意不要依赖“Auto-assign Net Classes”功能。AD的自动匹配基于器件引脚类型而很多RF器件如PA、LNA引脚类型被设为“Passive”系统不会将其归入Power或I/O类导致Net Class失效。必须手动指定。3.2 PCB端Via Rule配置的四个致命参数进入“Design → Rules”展开“Routing”→“Via Style”新建规则。这里四个参数决定成败Minimum Hole Size / Maximum Hole Size设为相同值如0.3mm避免AD自适应生成不同孔径。无盘过孔对孔径精度敏感±0.05mm偏差会导致阻抗突变。Minimum Pad Size / Maximum Pad Size关键此处填0但必须配合“Per-Layer”设置。点击“Advanced”→“Per-Layer”在Layer列找到Top Layer和Bottom Layer对应Pad Size填0.6mm连接层其余内层如Internal Plane 1填0。Tenting Settings勾选“Tent Top”和“Tent Bottom”。这是防止绿油覆盖过孔铜环的关键——若未勾选工厂会默认覆盖导致测试点无法接触。Rule Priority设为最高数字最小确保它覆盖默认Via Rule。我曾因Priority设为5而默认规则是3导致80%过孔仍用标准焊盘。实测验证配置完后在PCB中放置一个测试过孔快捷键P→V观察其Properties面板。Layer列应显示Top Layer Pad0.6mmInternal Plane 1 Pad0Bottom Layer Pad0.6mm。若某层显示“Not Defined”说明Per-Layer未生效。3.3 铺铜处理无盘过孔与多边形覆铜的冲突点无盘过孔最大的视觉陷阱是铺铜时“看起来有焊盘”。这是因为AD默认对过孔执行“Thermal Relief”散热焊盘即使Pad Size0也会生成十字连接桥。必须关闭此功能进入“Design → Rules”→“Manufacturing”→“Plane Connect Style”新建规则Scope设为All ViasConnect Style选Direct Connect关键勾选“Remove thermals from vias with no pad”——此选项AD21才加入旧版本需手动编辑规则。验证方法绘制一块多边形覆铜快捷键P→G覆盖一个无盘过孔。双击覆铜→Properties→“Pour Over Same Net Objects”必须勾选“Remove Islands”设为No。此时过孔周围应呈现“完全裸铜”无任何连接桥或隔离环。实操心得我曾为某Wi-Fi 6E模块设计因未关闭Thermal Relief铺铜后过孔周围出现0.15mm宽的隔离环导致实测S21在5.8GHz频段出现-3dB凹陷。重新生成覆铜并勾选该选项后凹陷消失。3.4 DRC校验如何让规则真正“咬住”错误默认DRC不会检查“某过孔是否违规带盘”它只校验尺寸、间距等物理参数。要让无盘过孔受控必须自定义规则“Design → Rules”→“Routing”→“Clearance”新建规则Scope设为All ViasConstraints→Clearance填0.15mm常规值更重要的是添加“Query”条件IsVia AND (PadSize[TopLayer] 0.4mm OR PadSize[BottomLayer] 0.4mm)——这句查询语句会捕获所有顶层或底层焊盘超限的过孔。但注意Query语法有坑。PadSize[LayerName]中的LayerName必须与PCB层命名完全一致如TopLayer不能写成Top且大小写敏感。建议先在“PCB Panel”→“Vias”中查看一个过孔的LayerName字段复制粘贴进Query。3.5 Gerber输出工厂能读懂的“无盘”才是真无盘最后一步常被忽视Gerber文件是否真实反映无盘结构验证方法如下生成GerberOutJob中勾选Top Layer、Bottom Layer、Internal Plane 1等用Gerber查看器如GC-Prevue打开TopLayer.gbr定位一个无盘过孔——应看到清晰铜环打开Internal_Plane_1.gbr同一坐标位置应完全空白无任何铜图形检查钻孔文件Drills.gbr孔位应存在且孔径与规则一致。若内层Gerber出现铜点说明AD在输出时将Pad Size0解释为“默认焊盘”需检查是否在“File → Fabrication Outputs → Gerber Files”中勾选了“Plot layers as they appear in the PCB editor”是否在“Advanced”选项卡中将“Use layer color for plot”设为No否则颜色映射可能干扰。4. 实操过程详解手把手完成一个射频链路的无盘过孔改造现在我们以一个真实场景为例将某4G射频收发链路TX/RX路径从标准过孔升级为无盘过孔。整个过程分五步每步附截图要点文字描述替代和耗时参考。4.1 步骤一原理图网络梳理与Net Class创建耗时8分钟打开原理图使用“Find Similar Objects”右键→Find Similar Objects筛选所有RF网络Mode设为NetName设为RF_*Match设为Entire确认选中数量本例为32个网络右键→“Properties”检查Net Name无空格/特殊字符进入“Design → Classes”点击“Net Classes”页签→“Add Class”Name填RF_VIA_CLASS在Pattern框输入RF_*点击“Add Selected Nets”确认列表中出现全部32个网络。关键动作点击“Class Name”旁的“Edit”按钮勾选“Apply to all documents in project”。这确保PCB编译时全局生效避免仅作用于当前页。4.2 步骤二PCB端Via Rule配置与验证耗时12分钟切换到PCB编辑器执行“Design → Rules”→“Routing”→“Via Style”右键→“New Rule”Name填RF_VIA_RULEScope设为InNetClass(RF_VIA_CLASS)设置Hole Size0.3mm固定值Top/Bottom Pad Size0.6mm点击“Advanced”→“Per-Layer”在Layer列找到Internal Plane 1和Internal Plane 2对应Pad Size填0Tenting勾选Top/BottomPriority设为1最高点击“Apply”关闭窗口。验证在PCB空白处按P→V放置测试过孔双击打开Properties确认Layer列表中内层Pad Size确为0。若显示Not Defined返回Per-Layer设置检查Layer名称拼写。4.3 步骤三铺铜规则调整与全域重铺耗时15分钟“Design → Rules”→“Manufacturing”→“Plane Connect Style”新建规则Scope设为All ViasConnect Style选Direct Connect勾选“Remove thermals from vias with no pad”返回PCB选择所有多边形覆铜CtrlA → 筛选Polygon Pour右键→“Polygon Actions”→“Repour Selected”观察过孔周围应无任何连接桥铜面紧贴过孔边缘。注意Repour会触发DRC重检若出现新错误优先检查是否遗漏Net Class分配。我曾因一个RF_ANT网络未加入Class导致该过孔仍带热焊盘Repour后DRC报“Thermal relief violation”。4.4 步骤四DRC定制化校验与问题定位耗时10分钟“Design → Rules”→“Routing”→“Clearance”新建规则Scope设为All ViasConstraints→Clearance0.15mm点击“Full Query”→“Query Helper”在Expression框输入IsVia AND (PadSize[TopLayer] 0.55mm OR PadSize[BottomLayer] 0.55mm OR PadSize[InternalPlane1] 0.05mm)此处0.05mm是容错阈值因制造公差内层Pad Size0.05mm以下视为有效无盘Priority设为2Apply保存。运行DRCTools → Design Rule Check查看“Violations”列表。若出现违规双击跳转到过孔检查其Properties中各层Pad Size值并核对是否属于RF_VIA_CLASS。4.5 步骤五Gerber输出与工厂交付包生成耗时20分钟打开OutJob文件勾选Top Layer、Bottom Layer、Internal Plane 1、Internal Plane 2、Drills在Gerber Files设置中确认“Plot layers as they appear”已勾选“Advanced”选项卡中“Use layer color for plot”设为No点击“Generate Content”等待完成用GC-Prevue打开TopLayer.gbr和Internal_Plane_1.gbr对比同一坐标Top层有铜环Internal_Plane_1层绝对空白将Gerber文件打包附上《无盘过孔说明文档》注明内层无焊盘需工厂按IPC-2221 Class B标准验收。实操心得交付前务必与工厂技术对接。我合作的嘉立创工程师明确告知无盘过孔需在Notes中注明“NO PAD ON INNER LAYERS”否则CAM工程师可能按默认规则添加焊盘。一次疏忽未注明导致首批板内层全加了0.4mm焊盘返工损失2万元。5. 常见问题与排查技巧实录那些文档里不会写的真相在上百次无盘过孔实践中我整理出最常被问及的7个问题每个都附真实场景、根本原因和秒级解决方案。5.1 问题1过孔在PCB里显示无盘但Gerber内层仍有铜点为什么现象Properties中Pad Size0PCB视图正常但Gerber查看器显示内层有0.2mm铜点。根本原因AD的Gerber输出引擎对Pad Size0的解释存在版本差异。AD20及更早版本若未在“Gerber Setup”中勾选“Use minimum aperture for zero-size pads”会将0值替换为默认最小焊盘通常0.2mm。解决方案进入“File → Fabrication Outputs → Gerber Files”→“General”页签勾选“Use minimum aperture for zero-size pads”在下方“Minimum aperture size”填0.001mm非零极小值强制引擎识别。5.2 问题2DRC不报错但工厂说“过孔焊盘偏移”怎么定位现象DRC通过Gerber无异常但PCB厂CAM反馈“Internal Plane 1层焊盘中心偏移0.12mm”。根本原因AD的“Per-Layer Pad Size”设置虽为0但若该层存在“Layer Stackup”中未定义的“Unused Layer”AD会将过孔投影到最近有效层导致坐标偏移。排查步骤“Design → Layer Stack Manager”确认所有内层均在Stackup中明确定义Type为Signal/Plane“PCB Panel”→“Layers”检查是否有灰色显示的“Unused Layer”若有右键→“Delete Layer”重新编译PCBDesign → Update PCB Document。5.3 问题3无盘过孔与BGA底部走线冲突如何自动避让现象BGA间距0.5mm过孔需穿过底部但标准布线无法绕开焊盘。解决方案启用“Interactive Routing”中的“Restrict to Area”功能绘制一个矩形Place → Rectangle覆盖BGA底部区域双击矩形→Properties→“Area Restrictions”→勾选“Restrict Vias”此时布线时AD自动将过孔推至矩形外且不违反无盘规则。5.4 问题4原理图更新后无盘过孔变回标准焊盘怎么锁定现象ECO同步后所有RF过孔Pad Size恢复0.8mm。原因原理图中器件引脚的“Pin Designator”被修改导致网络名变更Net Class匹配失效。根治法在原理图库中为RF器件引脚添加“PCB Footprint”参数值填VIA_NO_PAD在PCB中设置“Design → Rules”→“Placement”→“Component Clearance”新建规则Scope设为HasFootprint(VIA_NO_PAD)Constraints→Clearance0.1mm此规则确保该类过孔不受ECO影响始终按独立规则处理。5.5 问题5高频仿真显示过孔阻抗跳变是无盘设计失败吗现象HFSS仿真显示过孔处Z0从50Ω突变为42Ω。真相无盘过孔本身不保证阻抗连续它只是消除寄生电容。阻抗跳变主因是过孔反焊盘Anti-pad过大。修正参数“Design → Rules”→“Electrical”→“Plane Clearance”新建规则Scope设为InNetClass(RF_VIA_CLASS)Clearance填0.35mm比标准值0.2mm增大此设置缩小反焊盘提升过孔区域地平面完整性实测可将Z0波动压至±1.5Ω内。5.6 问题6嘉立创提示“无盘过孔需额外收费”合理吗事实嘉立创对无盘过孔收取¥0.5/个满100个免收因CAM需人工确认内层无铜。应对策略在订单Notes中注明“All vias in RF_VIA_CLASS are via without pad on inner layers, please verify and waive fee if standard process applies”同时提供Gerber比对截图Top vs Internal Plane证明无铜我的实测90%订单可免收剩余10%需电话沟通提供AD原始PCB文件即可。5.7 问题7AD21中无盘过孔在3D视图不显示影响结构检查怎么办现象3D模式L键下过孔“消失”无法检查与外壳干涉。临时方案“View Configuration”面板→“3D Settings”→勾选“Show vias as cylinders”在“Mechanical”层绘制一个0.3mm直径圆Place → Fill置于过孔位置设为“Board Level”此Fill在3D中显示为实体圆柱且不计入Gerber。最后分享一个小技巧批量修改过孔属性。按CtrlShiftF打开“Find Dialog”Mode选Via勾选“In Selected Area”框选区域后点击“Apply Changes”在弹窗中直接填入PadSize[TopLayer]0.6、PadSize[InternalPlane1]0比逐个双击快10倍。这是我赶项目 deadline 时的救命招。