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1. 我先说清楚差分对布线到底在布什么做高速PCB设计的人大概率都遇到过这样的场景DDR跑着跑着不稳定、USB偶尔枚举失败、网口丢包率居高不下结果排查半天问题出在差分对上。Altium Designer 20下面直接叫AD20作为目前工程师最常用的PCB设计工具之一它的差分对布线能力其实很成熟但很多人只停留在“会拉两根线”的程度真正离“布好”还有不小的距离。差分对布线的核心从来不是“两根线一起走”而是通过两根等长、紧耦合、阻抗受控的信号线把噪声抑制和抗干扰能力做出来。为什么要这么做这里有个很容易被忽略的底层逻辑差分信号在接收端看的是两根线的电压差值共模噪声在两根线上同时出现、大小接近相减之后自然抵消。所以差分对天生对地弹、电磁干扰和串扰不敏感代价就是布线阶段必须保证两条线的物理关系足够“对称”——等长、等距、参考平面一致否则共模转差模抗干扰优势直接归零。这篇实战指南想帮你解决的问题很明确第一把AD20里差分对相关的所有关键规则和设置讲透让你知道每一项填什么、为什么这么填第二给出从规则建立到交互布线、再到等长调优的完整实操流程每步都有可复现的操作方式第三把我在实际项目里踩过的高频坑拿出来分享包括AD20里一些容易让人困惑的细节问题避免你走弯路。适合谁看如果你刚开始接触高速PCB或者已经在用AD20但差分对布线一直靠感觉、没系统整理过这篇内容可以直接当手册用。有经验的老工程师也可以重点看后面的高频问题排查和进阶技巧有些细节我自己也是折腾了好几块板子才想明白的。2. 设计基线差分对布线开始前的层叠与阻抗规划2.1 差分阻抗不是“算完填进去”就完了很多新手拿到PCB任务第一步就是把差分线宽改成0.2mm、间距改成0.2mm觉得看起来“两根线一样粗、距离一样近”就是差分对了。这是最大的误区。差分阻抗Zdiff由单端线宽、线距、介质厚度、铜厚、介电常数共同决定。同样的线宽和间距在四层板和六层板上的阻抗完全不同因为参考平面距离不一样。所以布差分对的第一件事是先确定层叠结构和目标阻抗值。比如最常见的USB 2.0差分90Ω、LVDS和千兆以太网的100Ω、PCIe和SATA的85Ω这些目标值不是自己拍脑袋定的是芯片手册和接口协议明确给出的。层叠确定后再反推线宽和间距。在AD20里层叠设置路径是Design - Layer Stack Manager每一层的厚度、铜箔厚度、介质材料都要真实填写软件自带的阻抗计算器Impedance Calculator才能给你一个相对可信的线宽线距估算值。这里我的习惯是先按计算器推荐值设置初始线宽线距然后交给板厂做阻抗测试后反馈最终以板厂的层叠和阻抗报告为准。不要指望自己算出来的值一次命中板材实际Er、压合厚度公差都会影响最终阻抗。2.2 Net Class和差分对Class必须分开管理AD20里有个非常容易混淆的点Net Class网络类和Differential Pair Class差分对类是两个层级但很多人只建了Net Class导致差分对规则根本无法生效。Net Class管的是单端网络的线宽、线距、过孔尺寸等规则而差分对Class专门管成对信号的线宽Width、对内间距Gap、最小/最大间距等规则。在PCB Rules and Constraints Editor窗口里两者的配置入口完全是不同的单端线宽Design Rules - Routing - Width按Net Class分配。差分对线宽/间距Design Rules - Routing - Differential Pairs Routing按Differential Pair Class分配。实际操作中我建议在原理图阶段就把需要跑高速的网络加上差分对属性Place - Differential Pair或在原理图里放置差分对指示符让网络带上_P和_N后缀。这样导入PCB后AD20会自动识别成对网络到PCB里再通过Design - Classes集中分红差分对Class后续规则分配就非常省事。表1是我常用的差分对Class组织方式。信号类型目标阻抗典型Class名称备注USB 2.0 DM/DP90Ω ±10%USB_DP线宽线距需要与板厂确认千兆以太网 MDI100Ω ±10%ETH_MDI注意连接器区域阻抗不连续PCIe TX/RX85Ω ±10%PCIE_LANE参考平面必须连续LVDS屏显数据100Ω ±10%LVDS_DATA一般等长容差±5mil左右建好Class之后再进Differential Pairs Routing规则把Primary Width目标线宽、Primary Gap目标对内间距、Min/Max参数都设置好。这里有个经验值Gap通常设置为单根线宽的2~3倍比较常见的组合是5mil线宽/5mil间距或4mil线宽/6mil间距但一定要按实际阻抗计算来。2.3 参考平面差分对布线绕不开的“隐形规则”差分信号虽然是两根线之间的差值但如果没有完整的参考平面回流路径就会变得支离破碎高频分量被逼着绕大圈辐射问题和信号质量问题随之而来。AD20里面看参考平面是否连续最简单的方式是打开视图配置把参考平面层单独显示然后用高亮网络的方式观察布线投影到平面层上的区域有没有被分割。在层叠规划阶段就要尽量减少参考平面被大量走线分割的情况。比如信号层在L2L3是完整的地平面L4又有电源分割那么L2的差分对投影到L3上必须是完整的地铜投影到L4上则不建议当作参考。如果非要在电源平面上跨分割走线就要考虑把平面层挖空换层加接地过孔或者干脆调整布线层。这块我在实际项目中遇到过一个特别典型的坑六层板顶层和底层走差分对中间第二层是完整地但第五层有一段电源平面被切了很窄的孤岛结果差分对在底层跨过孤岛区域时域反射测试在那一节明显异常。后来把底层的差分对往旁边挪了半毫米避开了孤岛投影问题直接消失。这就是参考平面的力量。3. 参数配置AD20差分对布线的核心规则详解3.1 Width和Gap设置里到底填哪些值进入PCB Rules and Constraints Editor找到Differential Pairs Routing规则可以看到几个关键参数Min Width、Preferred Width、Max Width、Min Gap、Preferred Gap、Max Gap。很多人只填PreferredMin和Max不管结果布线时稍微调整一点就会报错或者规则检查形同虚设。我建议的配置逻辑是Preferred Width和Preferred Gap填阻抗计算器给出的推荐值Min和Max给一个±20%~30%的裕量。比如计算结果是线宽5mil、间距5mil那么Min Width可以填4milMax Width填6milMin Gap填4milMax Gap填6mil。这样在等长调优时AD20允许布线在合理范围内波动DRC又不会失去约束力。另外有一个隐藏比较深的参数叫“Coupled Length耦合长度”。它的作用是指定两根线必须保持紧密耦合的最小长度。比如一对差分线总共走了800mil软件允许在连接器引脚区域分开一段这部分长度可以设置为非耦合。实际使用中我觉得这个参数有比没有好但别指望它能自动判断哪里该耦合哪里不该耦合关键位置还是要手动锁定。3.2 等长策略Delay和Matched Length怎么选在AD20中实现差分对等长有两种主路径一种是在Differential Pairs Routing规则里设置Absolute Delay / Relative Delay值另一种是新建Matched Length规则来约束整组差分对的最大长度差。这两者作用范围不同前者管的是单对两根线之间的相位差后者管的是多对差分线之间的同步关系。我在实际项目里的习惯是单对差分线之间用tolerance控制比如±5mil多对差分线之间比如PCIe的一整条Lane用Matched Length约束统一设一个目标长度比如最短一对的物理长度作为基准其余每对都调到与其相差50mil以内。AD20的等长调整工具Interactive Length Tuning对这种场景支持得很好它能在走线过程中实时显示当前线长和目标线长的偏差绿色的“当前长度”条变为红色时说明差太多需要继续调整。要注意的是等长不等于等时。如果差分对两条线走在了不同层过孔引入的传播延迟差异是无法通过等长完全抵消的因为过孔焊盘和Stub会对信号产生额外的相位偏移。所以我的原则是尽量让差分对从起点到终点都在同一层走完换层越少越好。实在需要换层一定要在一对线换层处成对添加地孔确保回流路径连续。3.3 差分对布线时AD20的自动推挤与避让技巧AD20的交互式差分对布线命令支持推挤模式在布线时按住Shift R可以在Ignore忽略障碍、Push推挤障碍、Hug And Push贴合推挤等模式之间切换。这组快捷键在单端布线时同样适用但对差分对尤其重要因为两根线同时推进避让的算法复杂度更高。我的实际操作顺序是先把线拉出到大致路径不管局部细节好不好看再用Shift R切到Push模式重新走一遍让软件自动绕开障碍物。遇到焊盘、过孔、螺丝孔附近需要精细调整的再切换成Hug And Push模式让线紧贴障碍物绕过去尽量节省空间。这里给一个很实用的技巧布线前先按快捷键L打开View Configuration在Show/Hide里把Single Layer Mode打开Shift S切换只显示当前走线层这样推挤时眼睛不会被其他层的走线干扰绕线的逻辑会更清晰。很多新手布线乱很大程度是眼睛看的东西太多了限制了局部路径的判断。4. 实操全过程在AD20里完成一对差分从布线到等长的完整流程4.1 从原理图到PCB差分对的“前戏”不能少一次完整的差分对布线严格来说应该从原理图就开始。我在原理图里放置好差分对指示符后快捷键P - V - D会顺便检查一下网络名称是否严格区分了_P和_N。AD20识别差分对的一个重要依据就是网络名的后缀如果命名不规范导入PCB后软件无法自动配对后面处处被动。导入PCB后先用Design - Classes把差分对Class建好然后在PCB面板的Differential Pairs Editor里核对每对信号是否都正确出现在列表里。这里有一个非常实用的功能Differential Pairs Editor右上角的模型预览区会显示当前线宽线距组合下的差分阻抗计算值如果你切换层叠厚度这个值会实时更新。只要保证这里显示的阻抗和目标值偏差在可接受范围内布线时心里就有底了。4.2 手动布线与交互式布线命令的配合在AD20里走差分对最推荐的方式是使用Route - Interactive Differential Pair Routing命令快捷键互动布线时按2也可以进入差分对布线模式但更直接的是在菜单里选中。进入命令后鼠标点选起始焊盘软件会自动识别出配对网络并让两根线一起跟随光标移动。第一遍布线我建议速度放快一点先把大方向走通不要纠结细节。关键节点在于拐弯的地方尽量用两个45°角而不要用90°角或圆弧。90°角会造成特性阻抗突变圆弧虽然电气性能最好但生产效率低、占用面积大除非板厂明确说支持否则一般工程上不优先用。两个45°角过渡是性能和可制造性的平衡点。差分对走向转弯时还有个容易忽略的规则两根线的拐弯位置要尽量对齐也就是说内侧线和外侧线的转角点不能错开太多。如果内侧线先拐了、外侧线后拐在那个局部区域内两条线的间距会急剧变化耦合关系被破坏。AD20在走差分对时如果能保持Gap不变一般不会出现这种问题但要是你手动修线这地方就很容易被改坏。等一对差分对的主线走完后紧接着做等长调整。选中走好的差分对在菜单里选Route - Interactive Length Tuning。在参数设置里把Target Length设置为当前较短线的长度Tolerance设置为自己项目要求的等长容差比如±5mil。然后用Tab键打开调谐属性选择合适的振幅和周期形状常用的是Accordion折叠式沿着有空间的地方拉动鼠标软件会自动生成蛇形线把长度补到目标范围。这里必须分享一个建蛇形线的教训不要贪多一次性绕很大的振幅振幅过大比如超过间距的几倍会让相邻折返段之间产生不必要的耦合反而影响信号质量。我一般控制蛇形线的振幅在20~30mil以内并且尽量均匀分布在整条线上不要集中在一个位置反复折叠。4.3 等长调优的训练逻辑先从大偏差往小偏差逼近在等长调优时我的流程从来不是一步到位而是分两轮走。第一轮把Tolerance设得比较宽松比如±20mil先把所有差分对的长度拉到大致区间确保DRC没有红色报错。第二轮再把Tolerance收紧到±5mil针对每一对线做微调。为什么要分步因为一开始就设±5mil蛇形线会很难加软件一直提示长度不满足走线会被迫沿着非常曲折的路径反而浪费时间。先用宽松目标把路径理顺再逐步收紧这是所有等长调优任务的通用心法。用AD20的Length Tuning工具时屏幕上会显示一个类似滑块的调节界面当前长度落在扇形阴影区间内就是合格的。实际操作时我会把镜头拉近确认每一段蛇形线之间至少有3~5mil的间距避免折叠太密集。5. 高频场景与进阶优化连接器、换层与跨分割的实战应对5.1 连接器区域的差分阻抗补偿差分对布线中最容易出现阻抗不连续的位置除了过孔就是连接器扇出区域。以网口RJ45为例变压器连接器的引脚间距往往比较大差分对从窄间距区域走出来时需要一个“预补偿”结构在离连接器引脚50~100mil的范围内把差分对的两根线稍微做宽一些或者调整该区域的Gap以弥补连接器引脚Pad带来的阻抗下降。AD20里处理这个问题的办法是用区域规则Region Rules。在PCB编辑器里画一个Room或Keepout区域给这个区域单独指定一份Differential Pairs Routing规则线宽线距可以与全局规则不同。我的习惯是连接器扇出区走线宽度加宽10%~20%让该处的电容效应减弱阻抗拉回目标值。这只是经验性做法真正严格的还要结合连接器厂家提供的PCB设计指南来调不同厂家的连接器对Stub、反焊盘直径都有明确要求。5.2 换层的成对地孔与回流路径保护差分对换层本身不可怕可怕的是换层之后回流信号的走向没人管。在AD20里我给差分对换层时的固定动作是在换层过孔旁边0.5mm范围内放置至少一个地孔这个地孔的作用是为参考平面之间的回流信号提供低阻抗路径。地孔和信号换层孔的距离越近回流路径的面积越小辐射和串扰就越低。如果你用的是AD20的Via Stitching功能可以直接给某条信号线批量添加缝合地孔但要注意别把地孔打在差分对正中间避免反而引入一个中间导体改变场分布。我通常会把成对的地孔放在差分对的左右两侧保持对称间距控制在50mil以内。换层还有一个很多人踩过的坑AD20的默认规则下过孔焊盘可能会被当作障碍物导致推挤模式在换层区域失灵。这时可以临时把Plane层和Multi-Layer层的障碍显示关掉推挤过孔周围的走线就会顺畅很多。走完线后记得重新打开显示并在DRC阶段检查过孔到差分线的间距是否满足最小安全距离。5.3 跨分割的妥协方案宁可绕不要短路径高噪声在布局阶段就该尽量避免差分对跨分割但总有些板子因为结构、接口位置限制不得不跨。遇到这种情况我的原则是如果不能保证参考平面连续那就让人为分割线引起的阻抗不连续区间尽量短并且在该区间内的差分对两侧都加地孔降低共模噪声进入差分回路的路径阻抗。AD20里检查跨分割比较直观的方式是把内电层设成透明度模式然后选中差分网络高亮。如果高亮走线投影在内电层上恰好穿过一条细长分割线不用怀疑这里就是风险点。需要的话可以手动在内电层分割线旁边补一条短接铜线注意内电层分割的网络是否允许跨接或者移动差分对走线让投影落在连续的铜皮上方。还有一个很多人会忽略的点差分对附近如果有其他高频信号线平行伴行耦合过来的串扰会被当作共模噪声处理对差分抗干扰的能力形成挑战。所以差分对两侧留出至少3~5倍线宽的间距最好不要有高摆率信号长距离平行这个在布线阶段就要规划好后期靠DRC是查不出来的。6. 常见问题排查与AD20实操避坑实录6.1 差分对无法生成的6个常见原因老在群里看到有人问“为什么我的_P和_N网络不能组成差分对”这个问题在AD20里反复出现典型原因有这几个网络名后缀不规范。AD20默认识别的是“_P”和“_N”后缀不分大小写但要求成对存在。如果你的网络叫USB_D和USB_D-需要手动建立差分对。原理图里没有放差分对指示符PCB导入后软件不知道哪些网络要结对。两个网络分属不同的Net ClassAD20不允许跨Class生成差分对。网络只存在于原理图没有成功同步到PCB。PCB规则中没有创建Differential Pairs Routing规则导致生成差分对后无规则可用。手动在Differential Pairs Editor里添加对时两个网络的名称里含有非法字符软件匹配失败。排查顺序建议是先回原理图确认后缀规范和指示符再确认PCB里网络是否存在最后打开Differential Pairs Editor手动添加并检查。这里我把AD20的unknown pin问题也顺带解释一下这个报错通常出现在原理图符号引脚编号与PCB封装焊盘编号不匹配时和差分对没有直接关系但如果你从外部库导入的封装焊盘命名为1、2而原理图引脚是A、B同步时就会出现unknown pin差分对自然也组不起来。所以做原理图库和封装库时引脚编号规范要前后一致。6.2 等长调优后DRC仍然报错的真相一种非常让人崩溃的情况明明蛇形线已经加到目标长度了DRC还是显示长度不满足。排查这个问题时我首先检查的是Matched Length规则设置里有没有选择正确的网络类。AD20的Matched Length可以按不同Class分别设置如果新加的差分对没有归入任何Class这个规则就不会作用到它身上。其次要检查的是DRC的模式。在Design Rule Check窗口的Rules To Check列表中确保Differential Pairs Routing和Matched Length的在线检查按钮是开启状态。有些时候在线DRC缓存没刷新可以用快捷键T - D R重新跑一次批处理DRC以批处理结果为准。别盯着在线DRC报错就以为规则没生效很可能是缓存问题。第三种情况是蛇形线被手动稍微挪动了一下导致某一段的Gap超出了规则允许的Min/Max范围。这种DRC报错和长度无关但看起来像是“长度不合格”实际上规则检查提示的是间距问题。我的做法是定期对差分对区域做一次间距检查用Reports - Board Information看有没有违反项能快速定位是间距问题还是长度问题。6.3 布完的差分线总是被覆铜吞掉或干扰在AD20里铺铜之后有时会出现差分线被覆铜的间距规则影响到的情况。覆铜与差分线的间距由Clearance规则管理如果Clearance里对差分对Class设置得过小覆铜就会离信号线太近改变了参考状态还可能引发新问题。我的经验是专门给覆铜建一个单独的安全间距规则Polygon到差分线的间距尽量大到一倍线宽以上。在Design Rules - Electrical - Clearance里新增一条规则Query设置为IsPolygon和InDifferentialPair具体语法是“IsPolygon AND IsDifferentialPair”然后把间距设成例如12mil。这样全局覆铜不会过度靠近差分线既保证美观也保证信号质量。另外覆铜的网格大小也会影响参考平面效果。大面积的地铜我一般用Solid模式太细的网格会在高频时形成大量半连通区域不能提供有效回流路径。如果是为了工艺均匀性非要用网格建议网格宽度控制在10mil以上网格间距不要超过20mil。6.4 AD20差分对布线相关的软件卡顿与性能设置差分对布线的数据量本身不大但AD20在打开全层显示和实时推挤时对显卡和内存有一定要求。网上关于AD20内存占用不断增加的问题我也遇到过尤其是原理图设计时间长了不关闭软件内存占用会持续累积。我的习惯是复杂PCB项目布线前把不用的窗口全部关掉在Preferences - System - Design Insight里关闭一些非核心的实时分析选项。差分对布线时并不需要所有层的障碍实时显示把不相关层设置为隐藏模式能大幅提升操作流畅度。另外一个很实用的操作是定期用File - Save As另存为一个新的项目副本不保存历史版本记录然后把旧的、没有用的PCB文件关闭。这能有效减少AD20的内存负荷。遇到软件长时间无响应时不要直接强杀进程先在Windows任务管理器里看一下CPU和内存占用一般等一分钟左右会恢复。如果频繁卡死优先检查是否安装过非官方库或者开启了很耗资源的“Board Planning Mode”之类功能。7. 最后分享一点做差分对布线的个人体会做了这么多年PCB我最大的感受是差分对布线的成败多半在设计刚开始的层叠规划和规则设置阶段就已经注定了。软件操作反而是最简单的部分你点几下鼠标谁都会但是否能把目标阻抗、参考平面、等长容差这些约束在动手布线前就安排明白才是真正拉开差距的地方。AD20给了工程师非常强大的差分对设计工具尤其是交互式布线和动态等长调整用熟了之后效率可以提升一大截。但工具永远是工具你的板子能不能过测试、能不能量产取决于你对信号完整性的理解深度。平时多花点时间研究层叠、阻抗和回流路径这些底层逻辑比什么都管用。 AD20差分对布线实战：从阻抗匹配到等长调优的高速PCB设计指南
1. 我先说清楚差分对布线到底在布什么做高速PCB设计的人大概率都遇到过这样的场景DDR跑着跑着不稳定、USB偶尔枚举失败、网口丢包率居高不下结果排查半天问题出在差分对上。Altium Designer 20下面直接叫AD20作为目前工程师最常用的PCB设计工具之一它的差分对布线能力其实很成熟但很多人只停留在“会拉两根线”的程度真正离“布好”还有不小的距离。差分对布线的核心从来不是“两根线一起走”而是通过两根等长、紧耦合、阻抗受控的信号线把噪声抑制和抗干扰能力做出来。为什么要这么做这里有个很容易被忽略的底层逻辑差分信号在接收端看的是两根线的电压差值共模噪声在两根线上同时出现、大小接近相减之后自然抵消。所以差分对天生对地弹、电磁干扰和串扰不敏感代价就是布线阶段必须保证两条线的物理关系足够“对称”——等长、等距、参考平面一致否则共模转差模抗干扰优势直接归零。这篇实战指南想帮你解决的问题很明确第一把AD20里差分对相关的所有关键规则和设置讲透让你知道每一项填什么、为什么这么填第二给出从规则建立到交互布线、再到等长调优的完整实操流程每步都有可复现的操作方式第三把我在实际项目里踩过的高频坑拿出来分享包括AD20里一些容易让人困惑的细节问题避免你走弯路。适合谁看如果你刚开始接触高速PCB或者已经在用AD20但差分对布线一直靠感觉、没系统整理过这篇内容可以直接当手册用。有经验的老工程师也可以重点看后面的高频问题排查和进阶技巧有些细节我自己也是折腾了好几块板子才想明白的。2. 设计基线差分对布线开始前的层叠与阻抗规划2.1 差分阻抗不是“算完填进去”就完了很多新手拿到PCB任务第一步就是把差分线宽改成0.2mm、间距改成0.2mm觉得看起来“两根线一样粗、距离一样近”就是差分对了。这是最大的误区。差分阻抗Zdiff由单端线宽、线距、介质厚度、铜厚、介电常数共同决定。同样的线宽和间距在四层板和六层板上的阻抗完全不同因为参考平面距离不一样。所以布差分对的第一件事是先确定层叠结构和目标阻抗值。比如最常见的USB 2.0差分90Ω、LVDS和千兆以太网的100Ω、PCIe和SATA的85Ω这些目标值不是自己拍脑袋定的是芯片手册和接口协议明确给出的。层叠确定后再反推线宽和间距。在AD20里层叠设置路径是Design - Layer Stack Manager每一层的厚度、铜箔厚度、介质材料都要真实填写软件自带的阻抗计算器Impedance Calculator才能给你一个相对可信的线宽线距估算值。这里我的习惯是先按计算器推荐值设置初始线宽线距然后交给板厂做阻抗测试后反馈最终以板厂的层叠和阻抗报告为准。不要指望自己算出来的值一次命中板材实际Er、压合厚度公差都会影响最终阻抗。2.2 Net Class和差分对Class必须分开管理AD20里有个非常容易混淆的点Net Class网络类和Differential Pair Class差分对类是两个层级但很多人只建了Net Class导致差分对规则根本无法生效。Net Class管的是单端网络的线宽、线距、过孔尺寸等规则而差分对Class专门管成对信号的线宽Width、对内间距Gap、最小/最大间距等规则。在PCB Rules and Constraints Editor窗口里两者的配置入口完全是不同的单端线宽Design Rules - Routing - Width按Net Class分配。差分对线宽/间距Design Rules - Routing - Differential Pairs Routing按Differential Pair Class分配。实际操作中我建议在原理图阶段就把需要跑高速的网络加上差分对属性Place - Differential Pair或在原理图里放置差分对指示符让网络带上_P和_N后缀。这样导入PCB后AD20会自动识别成对网络到PCB里再通过Design - Classes集中分红差分对Class后续规则分配就非常省事。表1是我常用的差分对Class组织方式。信号类型目标阻抗典型Class名称备注USB 2.0 DM/DP90Ω ±10%USB_DP线宽线距需要与板厂确认千兆以太网 MDI100Ω ±10%ETH_MDI注意连接器区域阻抗不连续PCIe TX/RX85Ω ±10%PCIE_LANE参考平面必须连续LVDS屏显数据100Ω ±10%LVDS_DATA一般等长容差±5mil左右建好Class之后再进Differential Pairs Routing规则把Primary Width目标线宽、Primary Gap目标对内间距、Min/Max参数都设置好。这里有个经验值Gap通常设置为单根线宽的2~3倍比较常见的组合是5mil线宽/5mil间距或4mil线宽/6mil间距但一定要按实际阻抗计算来。2.3 参考平面差分对布线绕不开的“隐形规则”差分信号虽然是两根线之间的差值但如果没有完整的参考平面回流路径就会变得支离破碎高频分量被逼着绕大圈辐射问题和信号质量问题随之而来。AD20里面看参考平面是否连续最简单的方式是打开视图配置把参考平面层单独显示然后用高亮网络的方式观察布线投影到平面层上的区域有没有被分割。在层叠规划阶段就要尽量减少参考平面被大量走线分割的情况。比如信号层在L2L3是完整的地平面L4又有电源分割那么L2的差分对投影到L3上必须是完整的地铜投影到L4上则不建议当作参考。如果非要在电源平面上跨分割走线就要考虑把平面层挖空换层加接地过孔或者干脆调整布线层。这块我在实际项目中遇到过一个特别典型的坑六层板顶层和底层走差分对中间第二层是完整地但第五层有一段电源平面被切了很窄的孤岛结果差分对在底层跨过孤岛区域时域反射测试在那一节明显异常。后来把底层的差分对往旁边挪了半毫米避开了孤岛投影问题直接消失。这就是参考平面的力量。3. 参数配置AD20差分对布线的核心规则详解3.1 Width和Gap设置里到底填哪些值进入PCB Rules and Constraints Editor找到Differential Pairs Routing规则可以看到几个关键参数Min Width、Preferred Width、Max Width、Min Gap、Preferred Gap、Max Gap。很多人只填PreferredMin和Max不管结果布线时稍微调整一点就会报错或者规则检查形同虚设。我建议的配置逻辑是Preferred Width和Preferred Gap填阻抗计算器给出的推荐值Min和Max给一个±20%~30%的裕量。比如计算结果是线宽5mil、间距5mil那么Min Width可以填4milMax Width填6milMin Gap填4milMax Gap填6mil。这样在等长调优时AD20允许布线在合理范围内波动DRC又不会失去约束力。另外有一个隐藏比较深的参数叫“Coupled Length耦合长度”。它的作用是指定两根线必须保持紧密耦合的最小长度。比如一对差分线总共走了800mil软件允许在连接器引脚区域分开一段这部分长度可以设置为非耦合。实际使用中我觉得这个参数有比没有好但别指望它能自动判断哪里该耦合哪里不该耦合关键位置还是要手动锁定。3.2 等长策略Delay和Matched Length怎么选在AD20中实现差分对等长有两种主路径一种是在Differential Pairs Routing规则里设置Absolute Delay / Relative Delay值另一种是新建Matched Length规则来约束整组差分对的最大长度差。这两者作用范围不同前者管的是单对两根线之间的相位差后者管的是多对差分线之间的同步关系。我在实际项目里的习惯是单对差分线之间用tolerance控制比如±5mil多对差分线之间比如PCIe的一整条Lane用Matched Length约束统一设一个目标长度比如最短一对的物理长度作为基准其余每对都调到与其相差50mil以内。AD20的等长调整工具Interactive Length Tuning对这种场景支持得很好它能在走线过程中实时显示当前线长和目标线长的偏差绿色的“当前长度”条变为红色时说明差太多需要继续调整。要注意的是等长不等于等时。如果差分对两条线走在了不同层过孔引入的传播延迟差异是无法通过等长完全抵消的因为过孔焊盘和Stub会对信号产生额外的相位偏移。所以我的原则是尽量让差分对从起点到终点都在同一层走完换层越少越好。实在需要换层一定要在一对线换层处成对添加地孔确保回流路径连续。3.3 差分对布线时AD20的自动推挤与避让技巧AD20的交互式差分对布线命令支持推挤模式在布线时按住Shift R可以在Ignore忽略障碍、Push推挤障碍、Hug And Push贴合推挤等模式之间切换。这组快捷键在单端布线时同样适用但对差分对尤其重要因为两根线同时推进避让的算法复杂度更高。我的实际操作顺序是先把线拉出到大致路径不管局部细节好不好看再用Shift R切到Push模式重新走一遍让软件自动绕开障碍物。遇到焊盘、过孔、螺丝孔附近需要精细调整的再切换成Hug And Push模式让线紧贴障碍物绕过去尽量节省空间。这里给一个很实用的技巧布线前先按快捷键L打开View Configuration在Show/Hide里把Single Layer Mode打开Shift S切换只显示当前走线层这样推挤时眼睛不会被其他层的走线干扰绕线的逻辑会更清晰。很多新手布线乱很大程度是眼睛看的东西太多了限制了局部路径的判断。4. 实操全过程在AD20里完成一对差分从布线到等长的完整流程4.1 从原理图到PCB差分对的“前戏”不能少一次完整的差分对布线严格来说应该从原理图就开始。我在原理图里放置好差分对指示符后快捷键P - V - D会顺便检查一下网络名称是否严格区分了_P和_N。AD20识别差分对的一个重要依据就是网络名的后缀如果命名不规范导入PCB后软件无法自动配对后面处处被动。导入PCB后先用Design - Classes把差分对Class建好然后在PCB面板的Differential Pairs Editor里核对每对信号是否都正确出现在列表里。这里有一个非常实用的功能Differential Pairs Editor右上角的模型预览区会显示当前线宽线距组合下的差分阻抗计算值如果你切换层叠厚度这个值会实时更新。只要保证这里显示的阻抗和目标值偏差在可接受范围内布线时心里就有底了。4.2 手动布线与交互式布线命令的配合在AD20里走差分对最推荐的方式是使用Route - Interactive Differential Pair Routing命令快捷键互动布线时按2也可以进入差分对布线模式但更直接的是在菜单里选中。进入命令后鼠标点选起始焊盘软件会自动识别出配对网络并让两根线一起跟随光标移动。第一遍布线我建议速度放快一点先把大方向走通不要纠结细节。关键节点在于拐弯的地方尽量用两个45°角而不要用90°角或圆弧。90°角会造成特性阻抗突变圆弧虽然电气性能最好但生产效率低、占用面积大除非板厂明确说支持否则一般工程上不优先用。两个45°角过渡是性能和可制造性的平衡点。差分对走向转弯时还有个容易忽略的规则两根线的拐弯位置要尽量对齐也就是说内侧线和外侧线的转角点不能错开太多。如果内侧线先拐了、外侧线后拐在那个局部区域内两条线的间距会急剧变化耦合关系被破坏。AD20在走差分对时如果能保持Gap不变一般不会出现这种问题但要是你手动修线这地方就很容易被改坏。等一对差分对的主线走完后紧接着做等长调整。选中走好的差分对在菜单里选Route - Interactive Length Tuning。在参数设置里把Target Length设置为当前较短线的长度Tolerance设置为自己项目要求的等长容差比如±5mil。然后用Tab键打开调谐属性选择合适的振幅和周期形状常用的是Accordion折叠式沿着有空间的地方拉动鼠标软件会自动生成蛇形线把长度补到目标范围。这里必须分享一个建蛇形线的教训不要贪多一次性绕很大的振幅振幅过大比如超过间距的几倍会让相邻折返段之间产生不必要的耦合反而影响信号质量。我一般控制蛇形线的振幅在20~30mil以内并且尽量均匀分布在整条线上不要集中在一个位置反复折叠。4.3 等长调优的训练逻辑先从大偏差往小偏差逼近在等长调优时我的流程从来不是一步到位而是分两轮走。第一轮把Tolerance设得比较宽松比如±20mil先把所有差分对的长度拉到大致区间确保DRC没有红色报错。第二轮再把Tolerance收紧到±5mil针对每一对线做微调。为什么要分步因为一开始就设±5mil蛇形线会很难加软件一直提示长度不满足走线会被迫沿着非常曲折的路径反而浪费时间。先用宽松目标把路径理顺再逐步收紧这是所有等长调优任务的通用心法。用AD20的Length Tuning工具时屏幕上会显示一个类似滑块的调节界面当前长度落在扇形阴影区间内就是合格的。实际操作时我会把镜头拉近确认每一段蛇形线之间至少有3~5mil的间距避免折叠太密集。5. 高频场景与进阶优化连接器、换层与跨分割的实战应对5.1 连接器区域的差分阻抗补偿差分对布线中最容易出现阻抗不连续的位置除了过孔就是连接器扇出区域。以网口RJ45为例变压器连接器的引脚间距往往比较大差分对从窄间距区域走出来时需要一个“预补偿”结构在离连接器引脚50~100mil的范围内把差分对的两根线稍微做宽一些或者调整该区域的Gap以弥补连接器引脚Pad带来的阻抗下降。AD20里处理这个问题的办法是用区域规则Region Rules。在PCB编辑器里画一个Room或Keepout区域给这个区域单独指定一份Differential Pairs Routing规则线宽线距可以与全局规则不同。我的习惯是连接器扇出区走线宽度加宽10%~20%让该处的电容效应减弱阻抗拉回目标值。这只是经验性做法真正严格的还要结合连接器厂家提供的PCB设计指南来调不同厂家的连接器对Stub、反焊盘直径都有明确要求。5.2 换层的成对地孔与回流路径保护差分对换层本身不可怕可怕的是换层之后回流信号的走向没人管。在AD20里我给差分对换层时的固定动作是在换层过孔旁边0.5mm范围内放置至少一个地孔这个地孔的作用是为参考平面之间的回流信号提供低阻抗路径。地孔和信号换层孔的距离越近回流路径的面积越小辐射和串扰就越低。如果你用的是AD20的Via Stitching功能可以直接给某条信号线批量添加缝合地孔但要注意别把地孔打在差分对正中间避免反而引入一个中间导体改变场分布。我通常会把成对的地孔放在差分对的左右两侧保持对称间距控制在50mil以内。换层还有一个很多人踩过的坑AD20的默认规则下过孔焊盘可能会被当作障碍物导致推挤模式在换层区域失灵。这时可以临时把Plane层和Multi-Layer层的障碍显示关掉推挤过孔周围的走线就会顺畅很多。走完线后记得重新打开显示并在DRC阶段检查过孔到差分线的间距是否满足最小安全距离。5.3 跨分割的妥协方案宁可绕不要短路径高噪声在布局阶段就该尽量避免差分对跨分割但总有些板子因为结构、接口位置限制不得不跨。遇到这种情况我的原则是如果不能保证参考平面连续那就让人为分割线引起的阻抗不连续区间尽量短并且在该区间内的差分对两侧都加地孔降低共模噪声进入差分回路的路径阻抗。AD20里检查跨分割比较直观的方式是把内电层设成透明度模式然后选中差分网络高亮。如果高亮走线投影在内电层上恰好穿过一条细长分割线不用怀疑这里就是风险点。需要的话可以手动在内电层分割线旁边补一条短接铜线注意内电层分割的网络是否允许跨接或者移动差分对走线让投影落在连续的铜皮上方。还有一个很多人会忽略的点差分对附近如果有其他高频信号线平行伴行耦合过来的串扰会被当作共模噪声处理对差分抗干扰的能力形成挑战。所以差分对两侧留出至少3~5倍线宽的间距最好不要有高摆率信号长距离平行这个在布线阶段就要规划好后期靠DRC是查不出来的。6. 常见问题排查与AD20实操避坑实录6.1 差分对无法生成的6个常见原因老在群里看到有人问“为什么我的_P和_N网络不能组成差分对”这个问题在AD20里反复出现典型原因有这几个网络名后缀不规范。AD20默认识别的是“_P”和“_N”后缀不分大小写但要求成对存在。如果你的网络叫USB_D和USB_D-需要手动建立差分对。原理图里没有放差分对指示符PCB导入后软件不知道哪些网络要结对。两个网络分属不同的Net ClassAD20不允许跨Class生成差分对。网络只存在于原理图没有成功同步到PCB。PCB规则中没有创建Differential Pairs Routing规则导致生成差分对后无规则可用。手动在Differential Pairs Editor里添加对时两个网络的名称里含有非法字符软件匹配失败。排查顺序建议是先回原理图确认后缀规范和指示符再确认PCB里网络是否存在最后打开Differential Pairs Editor手动添加并检查。这里我把AD20的unknown pin问题也顺带解释一下这个报错通常出现在原理图符号引脚编号与PCB封装焊盘编号不匹配时和差分对没有直接关系但如果你从外部库导入的封装焊盘命名为1、2而原理图引脚是A、B同步时就会出现unknown pin差分对自然也组不起来。所以做原理图库和封装库时引脚编号规范要前后一致。6.2 等长调优后DRC仍然报错的真相一种非常让人崩溃的情况明明蛇形线已经加到目标长度了DRC还是显示长度不满足。排查这个问题时我首先检查的是Matched Length规则设置里有没有选择正确的网络类。AD20的Matched Length可以按不同Class分别设置如果新加的差分对没有归入任何Class这个规则就不会作用到它身上。其次要检查的是DRC的模式。在Design Rule Check窗口的Rules To Check列表中确保Differential Pairs Routing和Matched Length的在线检查按钮是开启状态。有些时候在线DRC缓存没刷新可以用快捷键T - D R重新跑一次批处理DRC以批处理结果为准。别盯着在线DRC报错就以为规则没生效很可能是缓存问题。第三种情况是蛇形线被手动稍微挪动了一下导致某一段的Gap超出了规则允许的Min/Max范围。这种DRC报错和长度无关但看起来像是“长度不合格”实际上规则检查提示的是间距问题。我的做法是定期对差分对区域做一次间距检查用Reports - Board Information看有没有违反项能快速定位是间距问题还是长度问题。6.3 布完的差分线总是被覆铜吞掉或干扰在AD20里铺铜之后有时会出现差分线被覆铜的间距规则影响到的情况。覆铜与差分线的间距由Clearance规则管理如果Clearance里对差分对Class设置得过小覆铜就会离信号线太近改变了参考状态还可能引发新问题。我的经验是专门给覆铜建一个单独的安全间距规则Polygon到差分线的间距尽量大到一倍线宽以上。在Design Rules - Electrical - Clearance里新增一条规则Query设置为IsPolygon和InDifferentialPair具体语法是“IsPolygon AND IsDifferentialPair”然后把间距设成例如12mil。这样全局覆铜不会过度靠近差分线既保证美观也保证信号质量。另外覆铜的网格大小也会影响参考平面效果。大面积的地铜我一般用Solid模式太细的网格会在高频时形成大量半连通区域不能提供有效回流路径。如果是为了工艺均匀性非要用网格建议网格宽度控制在10mil以上网格间距不要超过20mil。6.4 AD20差分对布线相关的软件卡顿与性能设置差分对布线的数据量本身不大但AD20在打开全层显示和实时推挤时对显卡和内存有一定要求。网上关于AD20内存占用不断增加的问题我也遇到过尤其是原理图设计时间长了不关闭软件内存占用会持续累积。我的习惯是复杂PCB项目布线前把不用的窗口全部关掉在Preferences - System - Design Insight里关闭一些非核心的实时分析选项。差分对布线时并不需要所有层的障碍实时显示把不相关层设置为隐藏模式能大幅提升操作流畅度。另外一个很实用的操作是定期用File - Save As另存为一个新的项目副本不保存历史版本记录然后把旧的、没有用的PCB文件关闭。这能有效减少AD20的内存负荷。遇到软件长时间无响应时不要直接强杀进程先在Windows任务管理器里看一下CPU和内存占用一般等一分钟左右会恢复。如果频繁卡死优先检查是否安装过非官方库或者开启了很耗资源的“Board Planning Mode”之类功能。7. 最后分享一点做差分对布线的个人体会做了这么多年PCB我最大的感受是差分对布线的成败多半在设计刚开始的层叠规划和规则设置阶段就已经注定了。软件操作反而是最简单的部分你点几下鼠标谁都会但是否能把目标阻抗、参考平面、等长容差这些约束在动手布线前就安排明白才是真正拉开差距的地方。AD20给了工程师非常强大的差分对设计工具尤其是交互式布线和动态等长调整用熟了之后效率可以提升一大截。但工具永远是工具你的板子能不能过测试、能不能量产取决于你对信号完整性的理解深度。平时多花点时间研究层叠、阻抗和回流路径这些底层逻辑比什么都管用。