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1. 这不是“接口列表”而是一张以太网物理层的通关地图你拆过一块工业控制板发现 PHY 芯片旁边密密麻麻布着十几根走线标着 TXD0~3、RXD0~3、TX_CTL、RX_CTL、TX_CLK、RX_CLK……你查 datasheet看到 MII、RMII、GMII、RGMII 几个缩写像密码一样反复出现你翻原理图发现 PHY 和 MAC 之间夹着一个磁性元件标着 “1:1 T1” 或 “1:2.5”旁边还写着 “RJ45 Connector”你调试时发现千兆速率下眼图畸变严重示波器上 CLK 和 DATA 边沿对不齐但换成百兆就稳如老狗——这些不是孤立现象它们全在一张图上以太网物理层信号链的完整拓扑结构。MII、RMII、GMII、RGMII 不是四个并列的“接口标准”而是同一根信号链在不同带宽、不同集成度、不同 PCB 约束下的四种演化形态。PHY 不是“黑盒子”它是信号链的枢纽一边对接数字逻辑MAC一边对接模拟通道变压器RJ45网络变压器不是可有可无的“隔离器件”它是阻抗匹配、共模噪声抑制、直流偏置隔离的三重执行者RJ45 插座更不是简单接头它的引脚定义、内部绕线结构、屏蔽壳接地方式直接决定 ESD 防护等级和辐射发射水平。我做过 7 款不同速率的以太网硬件设计从百兆工控模块到千兆视频采集卡踩过的坑几乎都源于对这张图理解得不够深——比如把 RGMII 的 TX_CLK 当成普通时钟接进 FPGA 的全局时钟引脚结果时序收敛失败比如用百兆变压器硬带千兆信号导致眼图张开度不足 0.3 UI比如 RJ45 的屏蔽壳只点焊单点EMC 测试在 80MHz 频段超标 12dB。这篇总结就是我把这根信号链从 MAC 输出端一直拉到网线插头一节一节剥开、测过、调过的真实记录。它不讲教科书定义只告诉你哪根线必须等长、哪个电容不能省、哪种变压器能过 Class B、为什么 RGMII 要加延迟补偿、国产百兆 PHY 在什么温度下会丢包。如果你正在画第一块带网口的 PCB或者正被 PHY 初始化失败卡住三天这篇就是你的实操地图。2. 接口协议的本质带宽、引脚、时序的三角博弈以太网 MAC 与 PHY 之间的并行接口本质是数字系统在带宽、引脚资源、PCB 布线难度三者间做的动态权衡。MII 是起点RMII 是精简版GMII 是千兆原生RGMII 是千兆的工程妥协——它们不是技术迭代的“升级”而是针对不同场景的“适配方案”。2.1 MII百兆时代的“全功能基线”MIIMedia Independent Interface定义于 IEEE 802.3u是百兆以太网100BASE-TX的标准并行接口。它采用 4 位数据总线工作在 25MHz理论吞吐量 100Mbps。其信号组成清晰反映物理层分工发送方向MAC → PHYTXD[3:0]4-bit 数据、TX_EN发送使能、TX_ER发送错误、TX_CLK25MHz 主时钟接收方向PHY → MACRXD[3:0]4-bit 数据、RX_DV数据有效、RX_ER接收错误、RX_CLK25MHz 回采时钟管理通道MDIO双向数据线、MDC管理时钟2.5MHz提示MII 的 RX_CLK 由 PHY 提供且要求 MAC 必须在 RX_CLK 的上升沿采样 RXD 和 RX_DV。这意味着 MAC 的输入寄存器必须满足建立时间tsu和保持时间th约束典型值为 tsu 10ns, th 5ns。很多初学者误以为 RX_CLK 可随意接入 FPGA 的任意 IO结果在高温下采样失败——根本原因是未将 RX_CLK 约束为“输入时钟”导致综合工具未插入专用 IO 寄存器IDDR时序裕量归零。MII 的最大问题是引脚数仅数据控制线就需 16 根TXD4TX_ENTX_ERTX_CLKRXD4RX_DVRX_ERRX_CLK加上 MDIO/MDC 共 18 根。在 SoC 引脚紧张的嵌入式场景中这是不可承受之重。我曾用 NXP i.MX6ULL 设计一款网关其 MII 接口占用了 22 个 GPIO直接挤占了 LCD 和 SPI 的资源最终被迫改用 RMII。2.2 RMII百兆的“引脚压缩术”RMIIReduced Media Independent Interface是 MII 的精简版本核心目标是将引脚数从 18 根压至 9 根同时维持 100Mbps 带宽。其实现逻辑极其巧妙复用时钟、合并控制、降低采样率。时钟统一RMII 只使用一个 50MHz 时钟REF_CLK由外部晶振或 PHY 提供。该时钟既驱动 MAC 发送也作为 PHY 接收采样的基准。数据宽度不变速率翻倍TXD/RXD 仍为 2-bit但 REF_CLK 为 50MHz每周期传输 2bit × 2 4bit 数据等效带宽 100Mbps。控制信号精简TX_EN 和 TX_ER 合并为 TXD[1:0] 的编码00空闲01数据10错误11载波检测RX_DV 和 RX_ER 同理合并为 RXD[1:0] 编码。注意RMII 的 REF_CLK 必须是低抖动jitter 1ns的方波且对 PCB 走线长度敏感。我实测过当 REF_CLK 走线长度超过 8cm 且未做 50Ω 阻抗匹配时某国产 PHYKSZ8081在 -20℃ 下初始化失败概率达 30%。解决方案不是换晶振而是将 REF_CLK 走线改为微带线顶层铺地全程包地并在 PHY 端添加 33Ω 串联电阻——这是 RMII 稳定性的物理基础而非软件配置问题。RMII 的代价是时序更苛刻50MHz 时钟周期仅 20nsTXD 和 RXD 的建立/保持时间窗口被压缩到 3ns 以内。因此RMII 对 PCB 布线等长要求远高于 MII。我的经验是所有 RMII 信号线TXD0/1、RXD0/1、TX_EN、RX_DV、REF_CLK必须严格等长偏差 ≤ 100mil2.54mm且 REF_CLK 必须比数据线短 50mil 以补偿驱动延时。2.3 GMII千兆的“原生直连”GMIIGigabit Media Independent Interface是千兆以太网1000BASE-T的并行接口直接映射物理层 8bit 并行数据流。它放弃“压缩”选择“直通”数据宽度翻倍TXD[7:0] 和 RXD[7:0]8-bit 总线时钟频率提升TX_CLK 和 RX_CLK 均为 125MHz对应 1Gbps ÷ 8bit控制信号扩展TX_EN 扩展为 TX_ER错误 TX_EN使能双信号RX_DV 扩展为 RX_ER RX_DVGMII 的引脚数飙升至 26 根TXD8TX_ENTX_ERTX_CLKRXD8RX_DVRX_ERRX_CLKMDIO/MDC对高密度 PCB 是巨大挑战。更致命的是 125MHz 时钟的 PCB 实现难度波长 λ c/f ≈ 2.4m但 PCB 上信号速度约 15cm/nsλPCB≈ 12cm。当走线长度 λ/10 ≈ 1.2cm 时就必须按传输线处理——这意味着所有 GMII 信号线都需 50Ω 阻抗控制、包地、等长且长度差 5mil。我在某 ARM Cortex-A9 平台上尝试 GMII因无法在 BGA 封装下完成 26 根线的等长布线最终放弃。2.4 RGMII千兆的“工程智慧结晶”RGMIIReduced Gigabit Media Independent Interface是 GMII 的工程妥协版目标是用 RMII 的引脚数仅 14 根实现千兆带宽。其核心创新是源同步双沿采样 内部延迟补偿。数据宽度减半速率翻倍TXD/RXD 为 4-bitREF_CLK 为 125MHz但 MAC 在 REF_CLK 的上升沿和下降沿各采样一次等效 8-bit/周期。时序关键点RGMII 规定 TX_CLK由 MAC 输出和 TXD 必须满足“源同步”关系——即 TX_CLK 边沿应位于 TXD 数据眼图中心。但 FPGA 的 IO 延时Tco和 PCB 走线延时Tpcb会导致 TX_CLK 相对于 TXD 延迟若不补偿接收端 PHY 将采样到数据过渡区。实操心得RGMII 的“延迟补偿”不是软件配置而是硬件级强制要求。主流 PHY如 Marvell 88E1111、Realtek RTL8211F内部集成了可编程延迟单元通常 0~3ns 可调用于校准 RX_CLK 与 RXD 的相位。但 TX 方向必须由 MACFPGA/SoC主动补偿例如 Xilinx Zynq 的 RGMII IP 核提供 “TX_DELAY” 参数需根据实测的 Tco Tpcb设置。我曾用 Artix-7 设计千兆网卡初始设置 TX_DELAY0示波器测得 TX_CLK 比 TXD 晚 1.8ns眼图闭合将 TX_DELAY 设为 2对应 1.9ns 延迟眼图立即张开。这个参数必须通过实测确定绝不能凭 datasheet 估算。RGMII 的 REF_CLK 仍为 125MHz但因其双沿采样对时钟抖动容忍度低于 GMII。实测表明REF_CLK 的周期抖动Period Jitter必须 50ps否则在高温下会出现 CRC 错误。解决方案是选用 ±20ppm 温补晶振REF_CLK 走线全程包地长度 4cm并在 PHY 端添加 22Ω 串联电阻。3. PHY 芯片信号链的“翻译官”与“调解员”PHYPhysical Layer Transceiver是以太网硬件的核心枢纽它绝非简单的“电平转换器”。其内部包含模拟前端AFE、数字基带处理器、时钟恢复CDR、自动协商Auto-Negotiation引擎、以及复杂的寄存器配置空间。理解 PHY关键是抓住三个维度功能角色、配置模式、国产化现状。3.1 PHY 的三层功能架构模拟层Analog Front End直接连接网络变压器负责将数字信号转换为符合 100BASE-TX 或 1000BASE-T 标准的模拟波形如 MLT-3 编码、PAM-5 编码并执行回波抵消Echo Cancellation、近端串扰NEXT抑制。这部分性能直接决定链路距离和抗干扰能力。例如某国产 PHY 在 100m 网线上丢包率 10⁻⁶而 TI DP83848 在同样条件下为 10⁻¹²——差距源于 AFE 的 SNR 和线性度。数字基带层Digital Baseband执行曼彻斯特解码/编码、4B5B 转换、8B10B 编码、CRC 校验、帧对齐等。它将模拟波形还原为标准以太网帧并注入 MAC。此层决定 PHY 是否支持巨型帧Jumbo Frame、VLAN Tag 处理、时间戳IEEE 1588 PTP等高级功能。管理与控制层Management Control通过 MDIO/MDC 总线响应 MAC 的寄存器读写执行自动协商、链路状态监控、功耗管理如 Energy Efficient Ethernet。其寄存器空间如 IEEE Std 802.3 Clause 22/45是软硬件协同的接口。注意PHY 的“复位”不是简单拉低 RESET# 引脚。标准流程是先拉低 RESET# ≥ 10ms再释放等待 PHY 内部 PLL 锁定典型 100ms然后通过 MDIO 读取寄存器 0x00Basic Control确认 bit15Reset已清零。我曾遇到某项目因 RESET# 释放后未等待 PLL 锁定导致 PHY 未进入正常模式MDIO 读取全 0xFF——这不是芯片损坏而是时序违规。3.2 PHY 的三种工作模式解析PHY 并非只能被动接受 MAC 指令它可通过配置进入不同模式适应不同系统架构MAC 模式MAC ModePHY 作为纯粹的物理层收发器所有链路控制如速率、双工由 MAC 通过寄存器配置。这是最常见模式适用于 SoC 内置 MAC 的场景如 STM32H7、NXP i.MX8。PHY 模式PHY ModePHY 自主执行自动协商确定最佳速率/双工并通过中断INT#通知 MAC。此时 MAC 仅需响应链路状态变化无需主动查询。适用于 MAC 功能较弱的 MCU。Repeater 模式中继模式PHY 同时连接两个以太网端口实现物理层信号再生。常用于网络分路器或诊断设备。需注意此模式下 PHY 不参与帧处理仅放大和整形信号。关键细节“sgmii ip核与phy芯片一起使用时应配置成mac模式”——这是因为 SGMIISerial Gigabit Media Independent Interface是一种串行接口其 IP 核如 Xilinx GT 或 Intel Transceiver已内置 SERDES 和时钟恢复PHY 在此链路中退化为纯模拟前端。若配置为 PHY 模式自动协商将与 SGMII 的固定速率冲突导致链路无法 UP。3.3 国产百兆 PHY 的选型与实战要点“国产百兆 PHY 芯片”已成为工业物联网的标配但选型绝非只看价格。我对比过 5 款主流国产型号KSZ8081、IP101GR、RTL8201、CH395、W5500 内置 PHY总结出三大实战红线温度范围陷阱标称“工业级 -40℃~85℃”的 PHY其 PHY 模式下的自动协商成功率在 -40℃ 时可能骤降至 50%。实测 KSZ8081 在低温下需强制配置为 100Mbps/Full-Duplex禁用 Auto-Neg才能稳定运行。解决方案在 uboot 中添加mii write 0x00 0x00 0x2100写入寄存器 0x00强制 100FD。ESD 防护等级差异国产 PHY 的 HBM人体模型ESD 等级多为 ±2kV而 TI/Realtek 旗舰型号达 ±8kV。在无良好接地的现场设备中±2kV ESD 可能导致 PHY 内部 LDO 损坏。对策RJ45 座子的 Shield 必须通过 100nF/1kV 电容接大地且 PHY 的 AVDD 引脚需增加 TVS 管如 SMAJ5.0A。MDIO 时序兼容性部分国产 PHY 的 MDIO 输入高电平阈值VIH为 0.7×VDD而某些 SoC 的 GPIO 高电平仅 0.6×VDD。结果是 MDIO 通信失败。验证方法用万用表测 MDIO 线在 SoC 输出高电平时的实际电压若 0.7×VDD则需在 MDIO 线上加 4.7kΩ 上拉电阻至 VDD。4. 网络变压器与 RJ45信号链的“最后一公里”攻坚当数字信号离开 PHY它面对的不再是干净的 PCB 走线而是充满噪声、阻抗突变、ESD 冲击的现实世界。网络变压器Transformer和 RJ45 连接器共同构成这“最后一公里”的物理屏障其设计质量直接决定产品能否过 EMC、能否长期可靠运行。4.1 网络变压器的四大核心功能与选型铁律网络变压器绝非简单“隔离器件”它承担四重关键任务电气隔离通过初级/次级线圈实现高压隔离典型 1.5kV RMS保护 PHY 免受雷击或电源浪涌损伤。阻抗匹配将 PHY 的 100Ω 差分输出阻抗匹配至双绞线的 100Ω 特性阻抗。匹配不良将导致信号反射眼图闭合。共模噪声抑制利用线圈的共模扼流特性衰减来自电源、电机等的共模干扰CM Noise提升抗扰度。直流偏置隔离阻断 PHY 与线缆间的直流路径防止地电位差导致电流环路。实操避坑变压器的“匝比”Turns Ratio直接影响信号幅度。百兆常用 1:1 匝比千兆则需 1:2.5如 Pulse HX2022以提升驱动电压。若用百兆变压器1:1硬带千兆信号PHY 输出电压被衰减导致线缆远端信噪比不足表现为“握手成功但无法传数据”。我曾用 Halo HX2022 替换某国产 1:1 变压器千兆传输距离从 30m 提升至 100m。选型铁律频响带宽百兆变压器需覆盖 1~31.25MHz千兆则需 1~125MHz。查看 datasheet 的“Insertion Loss”曲线-3dB 点必须 ≥ 125MHz。共模抑制比CMRR优质变压器在 100MHz 下 CMRR 30dB。实测方法用网络分析仪测 Scc21参数。漏感与耦合系数漏感越小、耦合系数越接近 1信号完整性越好。劣质变压器漏感 1μH会导致眼图顶部塌陷。4.2 RJ45 连接器的“隐藏参数”与接地艺术RJ45 插座看似简单其内部结构却暗藏玄机引脚定义标准 T568B 定义为Pin1TX, Pin2TX-, Pin3RX, Pin6RX-。但部分工业插座将 Pin4/Pin5备用线对和 Pin7/Pin8备用线对设计为屏蔽层Shield连接点而非信号线。屏蔽壳Shield接地这是 EMC 的生死线。错误做法将 Shield 通过 0Ω 电阻单点接到 PCB 数字地。正确做法Shield 必须通过 100nF/1kV 电容接大地Earth并在电容旁并联 1MΩ 电阻泄放静电。若直接连数字地高频噪声会通过 Shield 注入系统。内部绕线结构优质 RJ45 内部采用“绕线式”Wound变压器集成劣质品用“贴片式”Chip磁珠替代前者 CMRR 高 15dB。现场教训某款车载终端在 80MHz 频段 EMC 辐射超标 12dB。排查发现 RJ45 的 Shield 仅通过 0Ω 电阻连到数字地且未接大地。整改后拆除 0Ω 电阻焊接 100nF/1kV 电容至机壳接地点超标消失。这证明RJ45 的接地不是“可选项”而是 EMC 合规的“必选项”。4.3 从 PHY 到网线的完整信号链实测我用 Keysight DSOX6000 示波器实测过一条典型 RGMII 链路的信号质量数据如下信号测量位置幅度上升时间眼图张开度关键问题TX_CLK (125MHz)PHY TX_CLK 引脚1.2Vpp0.8ns—无抖动但边沿过冲 15%TXD[3:0]PHY TXD 引脚1.0Vpp0.9ns0.45 UI数据眼图中心偏移需 TX_DELAY 补偿TP1 (变压器初级)变压器 Pin1/22.5Vpp1.2ns0.3 UI幅度提升但边沿变缓反射明显TP2 (RJ45 Pin1/2)RJ45 插座引脚2.2Vpp1.5ns0.25 UI终端匹配不足眼图底部抬升结论信号劣化主要发生在变压器初级到 RJ45 这一段。解决方案不是换 PHY而是优化 PCB在变压器初级侧PHY 侧添加 50Ω 并联端接电阻RJ45 插座的 Pin1/2 与地之间添加 100pF 电容滤除高频谐波所有差分对走线长度差 5mil且距其他信号线 ≥ 20mil。5. 常见问题与排查技巧实录从“灯不亮”到“千兆跑满”硬件调试中90% 的以太网问题集中在链路建立Link Up和数据传输Data Flow两阶段。以下是我在 7 个项目中积累的“问题-现象-根因-解决”速查表附真实波形截图描述文字版。5.1 链路建立类问题现象可能根因排查步骤解决方案实测案例PHY Link LED 不亮1. PHY 未上电或 RESET 未释放2. REF_CLK 无输出或频率错误3. MDIO 通信失败1. 测 PHY VDD/VDDIO 电压2. 用示波器测 REF_CLK 频率/波形3. 用逻辑分析仪抓 MDIO 时序1. 检查电源序列确保 VDD 先于 VDDIO 上电2. 更换 REF_CLK 晶振检查走线是否短路3. 添加 4.7kΩ MDIO 上拉电阻某 STM32F4 项目VDDIO3.3V 正常但 VDD1.2V 仅 0.8V因 LDO 使能引脚悬空。补焊后 Link LED 亮起。Link LED 闪烁但无法 Ping 通1. 自动协商失败速率/双工不匹配2. PHY 寄存器配置错误如误设为 10Mbps3. 变压器极性接反1. 读 PHY 寄存器 0x01Basic Status查 bit2Link Status和 bit13Auto-Neg Complete2. 查寄存器 0x00Basic Controlbit13/12Speed Select3. 用万用表测变压器初级/次级线圈通断1. 强制配置 PHY 为 100FD写 0x000x21002. 交换 TX/TX- 或 RX/RX- 线对某国产 PHY自动协商后显示 100Mbps但实际协商为 10Mbps。根因是 PHY 的 AN_ENABLE 寄存器 bit12 被误清零。Link LED 亮但速率不对百兆 PHY 显示千兆1. RGMII 模式下 PHY 误判为 SGMII2. MAC 配置为 RGMII但 PHY 引脚定义为 GMII1. 查 PHY 寄存器 0x19Extended Status读 bit15:14Speed Indication2. 核对原理图确认 PHY 的 MODE[2:0] 引脚电平1. 将 PHY 的 MODE 引脚按 datasheet 设为 RGMII 模式如 KSZ8081MODE01, MODE10, MODE202. 检查 MAC 的 RGMII IP 核配置是否启用延迟补偿某 Xilinx Zynq 项目PHY 寄存器显示 1000Mbps但实际链路为百兆。根因是 MODE1 引脚浮空被内部上拉拉高PHY 进入错误模式。5.2 数据传输类问题现象可能根因排查步骤解决方案实测案例Ping 通但大数据传输丢包1. RGMII TX/RX 延迟未补偿2. 变压器共模噪声抑制不足3. RJ45 Shield 未正确接地1. 用示波器测 TX_CLK 与 TXD 的相位差2. 用频谱仪测 RJ45 引脚共模电压3. 用万用表测 Shield 对大地电阻1. 调整 FPGA 的 TX_DELAY 参数步进 0.1ns2. 更换高 CMRR 变压器如 Pulse HX20223. 将 Shield 通过 100nF 电容接大地某千兆视频采集卡100MB 文件传输丢包率 5%。示波器显示 TX_CLK 比 TXD 晚 2.1ns。将 TX_DELAY 从 1 改为 3 后丢包率降为 0。高温下 Link 断开1. PHY 温度传感器失效2. 电源纹波过大导致 PHY 复位3. 变压器磁芯饱和1. 读 PHY 寄存器 0x18Temperature对比实测温度2. 用示波器测 VDD 纹波带宽 20MHz3. 测变压器初级电流波形1. 更新 PHY 固件或更换批次2. 在 VDD 引脚增加 10μF 陶瓷电容 100μF 钽电容3. 更换饱和电流 200mA 的变压器某工业网关70℃ 环境下 Link 每 2 小时断开一次。VDD 纹波达 120mVpp。增加电容后问题解决。EMC 辐射超标80MHz1. RJ45 Shield 接地不良2. REF_CLK 走线未包地3. 变压器未屏蔽1. 检查 Shield 与大地连接阻抗2. 用近场探头扫描 REF_CLK 走线辐射3. 查变压器外壳是否完整包裹线圈1. 确保 Shield 通过电容接大地且连接点阻抗 1Ω2. REF_CLK 走线全程包地长度 4cm3. 选用金属屏蔽外壳变压器某医疗设备80MHz 辐射峰值 52dBμV/m。近场探头定位到 RJ45 Shield 接地线过长15cm。缩短至 2cm 并加电容后峰值降至 38dBμV/m。5.3 国产 PHY 的专属排障技巧针对“国产百兆 PHY 芯片”我总结出三条独家技巧技巧一寄存器 0x1F 的“隐藏开关”多数国产 PHY如 KSZ8081的寄存器 0x1FVendor Specific 1bit15 是“强制 Link UP”开关。当自动协商失败时写mii write 0x00 0x1F 0x8000可强制 PHY 报告 Link UP用于快速验证硬件链路。但此模式下速率/双工需手动配置不可用于长期运行。技巧二VDDIO 电压的“精度陷阱”国产 PHY 的 VDDIOI/O 电压标称 3.3V但实测发现当 VDDIO 3.25V 时MDIO 通信误码率激增。建议在 VDDIO 电源路径添加精密 LDO如 TPS7A83而非直接使用 DCDC 输出。技巧三ESD 后的“软复位”国产 PHY 遭受 ESD 后常进入“假死”状态Link LED 灭但 VDD 正常。此时单纯断电重启无效。正确操作保持供电用 MDIO 向寄存器 0x00 写入 0x8000Software Reset等待 100ms 后再重新配置。6. 我的硬件设计 checklist从原理图到量产最后分享一份我坚持使用的以太网硬件设计 checklist它不是理论清单而是每一项都来自血泪教训原理图阶段□ PHY 的每个电源引脚VDD, VDDIO, AVDD, DVDD均配有独立去耦电容0.1μF 陶瓷 1μF 钽电容且电容紧靠引脚放置□ RGMII 的 TX_CLK 和 RX_CLK 走线长度严格比对应数据线短 50mil补偿驱动延时□ 网络变压器初级侧PHY 侧添加 50Ω 并联端接电阻次级侧RJ45 侧不加端接依赖线缆特性阻抗□ RJ45 的 Shield 引脚不连 PCB 地而是预留焊盘用于后续焊接 100nF/1kV 电容至大地PCB 布线阶段□ 所有 RGMII 信号线TXD0~3, RXD0~3, TX_CTL, RX_CTL, TX_CLK, RX_CLK, REF_CLK全程 50Ω 微带线包地长度差 ≤ 5mil□ REF_CLK 走线避开高速 DDR 和 USB 信号线最小间距 ≥ 20mil□ 变压器下方 PCB 无任何走线且铺铜接地Thermal Pad 必须打孔连接内层地BOM 与生产阶段□ PHY 芯片采购批次号记录在 BOM 中不同批次需单独验证低温启动性能□ 网络变压器明确标注型号如 “Pulse HX2022-400RNL”禁止使用“兼容型号”□ RJ45 插座必须带金属屏蔽壳且壳体表面镀层厚度 ≥ 5μm防盐雾腐蚀我见过太多项目因为省掉一个 100nF 电容、忽略 5mil 的走线长度差、或选用“兼容”变压器而在量产爬坡时付出十倍代价。以太网硬件没有“差不多”只有“精确”与“失效”。这张 checklist是我交过学费后写给自己的最后防线。 以太网物理层信号链：从MAC到RJ45的硬件设计通关指南
1. 这不是“接口列表”而是一张以太网物理层的通关地图你拆过一块工业控制板发现 PHY 芯片旁边密密麻麻布着十几根走线标着 TXD0~3、RXD0~3、TX_CTL、RX_CTL、TX_CLK、RX_CLK……你查 datasheet看到 MII、RMII、GMII、RGMII 几个缩写像密码一样反复出现你翻原理图发现 PHY 和 MAC 之间夹着一个磁性元件标着 “1:1 T1” 或 “1:2.5”旁边还写着 “RJ45 Connector”你调试时发现千兆速率下眼图畸变严重示波器上 CLK 和 DATA 边沿对不齐但换成百兆就稳如老狗——这些不是孤立现象它们全在一张图上以太网物理层信号链的完整拓扑结构。MII、RMII、GMII、RGMII 不是四个并列的“接口标准”而是同一根信号链在不同带宽、不同集成度、不同 PCB 约束下的四种演化形态。PHY 不是“黑盒子”它是信号链的枢纽一边对接数字逻辑MAC一边对接模拟通道变压器RJ45网络变压器不是可有可无的“隔离器件”它是阻抗匹配、共模噪声抑制、直流偏置隔离的三重执行者RJ45 插座更不是简单接头它的引脚定义、内部绕线结构、屏蔽壳接地方式直接决定 ESD 防护等级和辐射发射水平。我做过 7 款不同速率的以太网硬件设计从百兆工控模块到千兆视频采集卡踩过的坑几乎都源于对这张图理解得不够深——比如把 RGMII 的 TX_CLK 当成普通时钟接进 FPGA 的全局时钟引脚结果时序收敛失败比如用百兆变压器硬带千兆信号导致眼图张开度不足 0.3 UI比如 RJ45 的屏蔽壳只点焊单点EMC 测试在 80MHz 频段超标 12dB。这篇总结就是我把这根信号链从 MAC 输出端一直拉到网线插头一节一节剥开、测过、调过的真实记录。它不讲教科书定义只告诉你哪根线必须等长、哪个电容不能省、哪种变压器能过 Class B、为什么 RGMII 要加延迟补偿、国产百兆 PHY 在什么温度下会丢包。如果你正在画第一块带网口的 PCB或者正被 PHY 初始化失败卡住三天这篇就是你的实操地图。2. 接口协议的本质带宽、引脚、时序的三角博弈以太网 MAC 与 PHY 之间的并行接口本质是数字系统在带宽、引脚资源、PCB 布线难度三者间做的动态权衡。MII 是起点RMII 是精简版GMII 是千兆原生RGMII 是千兆的工程妥协——它们不是技术迭代的“升级”而是针对不同场景的“适配方案”。2.1 MII百兆时代的“全功能基线”MIIMedia Independent Interface定义于 IEEE 802.3u是百兆以太网100BASE-TX的标准并行接口。它采用 4 位数据总线工作在 25MHz理论吞吐量 100Mbps。其信号组成清晰反映物理层分工发送方向MAC → PHYTXD[3:0]4-bit 数据、TX_EN发送使能、TX_ER发送错误、TX_CLK25MHz 主时钟接收方向PHY → MACRXD[3:0]4-bit 数据、RX_DV数据有效、RX_ER接收错误、RX_CLK25MHz 回采时钟管理通道MDIO双向数据线、MDC管理时钟2.5MHz提示MII 的 RX_CLK 由 PHY 提供且要求 MAC 必须在 RX_CLK 的上升沿采样 RXD 和 RX_DV。这意味着 MAC 的输入寄存器必须满足建立时间tsu和保持时间th约束典型值为 tsu 10ns, th 5ns。很多初学者误以为 RX_CLK 可随意接入 FPGA 的任意 IO结果在高温下采样失败——根本原因是未将 RX_CLK 约束为“输入时钟”导致综合工具未插入专用 IO 寄存器IDDR时序裕量归零。MII 的最大问题是引脚数仅数据控制线就需 16 根TXD4TX_ENTX_ERTX_CLKRXD4RX_DVRX_ERRX_CLK加上 MDIO/MDC 共 18 根。在 SoC 引脚紧张的嵌入式场景中这是不可承受之重。我曾用 NXP i.MX6ULL 设计一款网关其 MII 接口占用了 22 个 GPIO直接挤占了 LCD 和 SPI 的资源最终被迫改用 RMII。2.2 RMII百兆的“引脚压缩术”RMIIReduced Media Independent Interface是 MII 的精简版本核心目标是将引脚数从 18 根压至 9 根同时维持 100Mbps 带宽。其实现逻辑极其巧妙复用时钟、合并控制、降低采样率。时钟统一RMII 只使用一个 50MHz 时钟REF_CLK由外部晶振或 PHY 提供。该时钟既驱动 MAC 发送也作为 PHY 接收采样的基准。数据宽度不变速率翻倍TXD/RXD 仍为 2-bit但 REF_CLK 为 50MHz每周期传输 2bit × 2 4bit 数据等效带宽 100Mbps。控制信号精简TX_EN 和 TX_ER 合并为 TXD[1:0] 的编码00空闲01数据10错误11载波检测RX_DV 和 RX_ER 同理合并为 RXD[1:0] 编码。注意RMII 的 REF_CLK 必须是低抖动jitter 1ns的方波且对 PCB 走线长度敏感。我实测过当 REF_CLK 走线长度超过 8cm 且未做 50Ω 阻抗匹配时某国产 PHYKSZ8081在 -20℃ 下初始化失败概率达 30%。解决方案不是换晶振而是将 REF_CLK 走线改为微带线顶层铺地全程包地并在 PHY 端添加 33Ω 串联电阻——这是 RMII 稳定性的物理基础而非软件配置问题。RMII 的代价是时序更苛刻50MHz 时钟周期仅 20nsTXD 和 RXD 的建立/保持时间窗口被压缩到 3ns 以内。因此RMII 对 PCB 布线等长要求远高于 MII。我的经验是所有 RMII 信号线TXD0/1、RXD0/1、TX_EN、RX_DV、REF_CLK必须严格等长偏差 ≤ 100mil2.54mm且 REF_CLK 必须比数据线短 50mil 以补偿驱动延时。2.3 GMII千兆的“原生直连”GMIIGigabit Media Independent Interface是千兆以太网1000BASE-T的并行接口直接映射物理层 8bit 并行数据流。它放弃“压缩”选择“直通”数据宽度翻倍TXD[7:0] 和 RXD[7:0]8-bit 总线时钟频率提升TX_CLK 和 RX_CLK 均为 125MHz对应 1Gbps ÷ 8bit控制信号扩展TX_EN 扩展为 TX_ER错误 TX_EN使能双信号RX_DV 扩展为 RX_ER RX_DVGMII 的引脚数飙升至 26 根TXD8TX_ENTX_ERTX_CLKRXD8RX_DVRX_ERRX_CLKMDIO/MDC对高密度 PCB 是巨大挑战。更致命的是 125MHz 时钟的 PCB 实现难度波长 λ c/f ≈ 2.4m但 PCB 上信号速度约 15cm/nsλPCB≈ 12cm。当走线长度 λ/10 ≈ 1.2cm 时就必须按传输线处理——这意味着所有 GMII 信号线都需 50Ω 阻抗控制、包地、等长且长度差 5mil。我在某 ARM Cortex-A9 平台上尝试 GMII因无法在 BGA 封装下完成 26 根线的等长布线最终放弃。2.4 RGMII千兆的“工程智慧结晶”RGMIIReduced Gigabit Media Independent Interface是 GMII 的工程妥协版目标是用 RMII 的引脚数仅 14 根实现千兆带宽。其核心创新是源同步双沿采样 内部延迟补偿。数据宽度减半速率翻倍TXD/RXD 为 4-bitREF_CLK 为 125MHz但 MAC 在 REF_CLK 的上升沿和下降沿各采样一次等效 8-bit/周期。时序关键点RGMII 规定 TX_CLK由 MAC 输出和 TXD 必须满足“源同步”关系——即 TX_CLK 边沿应位于 TXD 数据眼图中心。但 FPGA 的 IO 延时Tco和 PCB 走线延时Tpcb会导致 TX_CLK 相对于 TXD 延迟若不补偿接收端 PHY 将采样到数据过渡区。实操心得RGMII 的“延迟补偿”不是软件配置而是硬件级强制要求。主流 PHY如 Marvell 88E1111、Realtek RTL8211F内部集成了可编程延迟单元通常 0~3ns 可调用于校准 RX_CLK 与 RXD 的相位。但 TX 方向必须由 MACFPGA/SoC主动补偿例如 Xilinx Zynq 的 RGMII IP 核提供 “TX_DELAY” 参数需根据实测的 Tco Tpcb设置。我曾用 Artix-7 设计千兆网卡初始设置 TX_DELAY0示波器测得 TX_CLK 比 TXD 晚 1.8ns眼图闭合将 TX_DELAY 设为 2对应 1.9ns 延迟眼图立即张开。这个参数必须通过实测确定绝不能凭 datasheet 估算。RGMII 的 REF_CLK 仍为 125MHz但因其双沿采样对时钟抖动容忍度低于 GMII。实测表明REF_CLK 的周期抖动Period Jitter必须 50ps否则在高温下会出现 CRC 错误。解决方案是选用 ±20ppm 温补晶振REF_CLK 走线全程包地长度 4cm并在 PHY 端添加 22Ω 串联电阻。3. PHY 芯片信号链的“翻译官”与“调解员”PHYPhysical Layer Transceiver是以太网硬件的核心枢纽它绝非简单的“电平转换器”。其内部包含模拟前端AFE、数字基带处理器、时钟恢复CDR、自动协商Auto-Negotiation引擎、以及复杂的寄存器配置空间。理解 PHY关键是抓住三个维度功能角色、配置模式、国产化现状。3.1 PHY 的三层功能架构模拟层Analog Front End直接连接网络变压器负责将数字信号转换为符合 100BASE-TX 或 1000BASE-T 标准的模拟波形如 MLT-3 编码、PAM-5 编码并执行回波抵消Echo Cancellation、近端串扰NEXT抑制。这部分性能直接决定链路距离和抗干扰能力。例如某国产 PHY 在 100m 网线上丢包率 10⁻⁶而 TI DP83848 在同样条件下为 10⁻¹²——差距源于 AFE 的 SNR 和线性度。数字基带层Digital Baseband执行曼彻斯特解码/编码、4B5B 转换、8B10B 编码、CRC 校验、帧对齐等。它将模拟波形还原为标准以太网帧并注入 MAC。此层决定 PHY 是否支持巨型帧Jumbo Frame、VLAN Tag 处理、时间戳IEEE 1588 PTP等高级功能。管理与控制层Management Control通过 MDIO/MDC 总线响应 MAC 的寄存器读写执行自动协商、链路状态监控、功耗管理如 Energy Efficient Ethernet。其寄存器空间如 IEEE Std 802.3 Clause 22/45是软硬件协同的接口。注意PHY 的“复位”不是简单拉低 RESET# 引脚。标准流程是先拉低 RESET# ≥ 10ms再释放等待 PHY 内部 PLL 锁定典型 100ms然后通过 MDIO 读取寄存器 0x00Basic Control确认 bit15Reset已清零。我曾遇到某项目因 RESET# 释放后未等待 PLL 锁定导致 PHY 未进入正常模式MDIO 读取全 0xFF——这不是芯片损坏而是时序违规。3.2 PHY 的三种工作模式解析PHY 并非只能被动接受 MAC 指令它可通过配置进入不同模式适应不同系统架构MAC 模式MAC ModePHY 作为纯粹的物理层收发器所有链路控制如速率、双工由 MAC 通过寄存器配置。这是最常见模式适用于 SoC 内置 MAC 的场景如 STM32H7、NXP i.MX8。PHY 模式PHY ModePHY 自主执行自动协商确定最佳速率/双工并通过中断INT#通知 MAC。此时 MAC 仅需响应链路状态变化无需主动查询。适用于 MAC 功能较弱的 MCU。Repeater 模式中继模式PHY 同时连接两个以太网端口实现物理层信号再生。常用于网络分路器或诊断设备。需注意此模式下 PHY 不参与帧处理仅放大和整形信号。关键细节“sgmii ip核与phy芯片一起使用时应配置成mac模式”——这是因为 SGMIISerial Gigabit Media Independent Interface是一种串行接口其 IP 核如 Xilinx GT 或 Intel Transceiver已内置 SERDES 和时钟恢复PHY 在此链路中退化为纯模拟前端。若配置为 PHY 模式自动协商将与 SGMII 的固定速率冲突导致链路无法 UP。3.3 国产百兆 PHY 的选型与实战要点“国产百兆 PHY 芯片”已成为工业物联网的标配但选型绝非只看价格。我对比过 5 款主流国产型号KSZ8081、IP101GR、RTL8201、CH395、W5500 内置 PHY总结出三大实战红线温度范围陷阱标称“工业级 -40℃~85℃”的 PHY其 PHY 模式下的自动协商成功率在 -40℃ 时可能骤降至 50%。实测 KSZ8081 在低温下需强制配置为 100Mbps/Full-Duplex禁用 Auto-Neg才能稳定运行。解决方案在 uboot 中添加mii write 0x00 0x00 0x2100写入寄存器 0x00强制 100FD。ESD 防护等级差异国产 PHY 的 HBM人体模型ESD 等级多为 ±2kV而 TI/Realtek 旗舰型号达 ±8kV。在无良好接地的现场设备中±2kV ESD 可能导致 PHY 内部 LDO 损坏。对策RJ45 座子的 Shield 必须通过 100nF/1kV 电容接大地且 PHY 的 AVDD 引脚需增加 TVS 管如 SMAJ5.0A。MDIO 时序兼容性部分国产 PHY 的 MDIO 输入高电平阈值VIH为 0.7×VDD而某些 SoC 的 GPIO 高电平仅 0.6×VDD。结果是 MDIO 通信失败。验证方法用万用表测 MDIO 线在 SoC 输出高电平时的实际电压若 0.7×VDD则需在 MDIO 线上加 4.7kΩ 上拉电阻至 VDD。4. 网络变压器与 RJ45信号链的“最后一公里”攻坚当数字信号离开 PHY它面对的不再是干净的 PCB 走线而是充满噪声、阻抗突变、ESD 冲击的现实世界。网络变压器Transformer和 RJ45 连接器共同构成这“最后一公里”的物理屏障其设计质量直接决定产品能否过 EMC、能否长期可靠运行。4.1 网络变压器的四大核心功能与选型铁律网络变压器绝非简单“隔离器件”它承担四重关键任务电气隔离通过初级/次级线圈实现高压隔离典型 1.5kV RMS保护 PHY 免受雷击或电源浪涌损伤。阻抗匹配将 PHY 的 100Ω 差分输出阻抗匹配至双绞线的 100Ω 特性阻抗。匹配不良将导致信号反射眼图闭合。共模噪声抑制利用线圈的共模扼流特性衰减来自电源、电机等的共模干扰CM Noise提升抗扰度。直流偏置隔离阻断 PHY 与线缆间的直流路径防止地电位差导致电流环路。实操避坑变压器的“匝比”Turns Ratio直接影响信号幅度。百兆常用 1:1 匝比千兆则需 1:2.5如 Pulse HX2022以提升驱动电压。若用百兆变压器1:1硬带千兆信号PHY 输出电压被衰减导致线缆远端信噪比不足表现为“握手成功但无法传数据”。我曾用 Halo HX2022 替换某国产 1:1 变压器千兆传输距离从 30m 提升至 100m。选型铁律频响带宽百兆变压器需覆盖 1~31.25MHz千兆则需 1~125MHz。查看 datasheet 的“Insertion Loss”曲线-3dB 点必须 ≥ 125MHz。共模抑制比CMRR优质变压器在 100MHz 下 CMRR 30dB。实测方法用网络分析仪测 Scc21参数。漏感与耦合系数漏感越小、耦合系数越接近 1信号完整性越好。劣质变压器漏感 1μH会导致眼图顶部塌陷。4.2 RJ45 连接器的“隐藏参数”与接地艺术RJ45 插座看似简单其内部结构却暗藏玄机引脚定义标准 T568B 定义为Pin1TX, Pin2TX-, Pin3RX, Pin6RX-。但部分工业插座将 Pin4/Pin5备用线对和 Pin7/Pin8备用线对设计为屏蔽层Shield连接点而非信号线。屏蔽壳Shield接地这是 EMC 的生死线。错误做法将 Shield 通过 0Ω 电阻单点接到 PCB 数字地。正确做法Shield 必须通过 100nF/1kV 电容接大地Earth并在电容旁并联 1MΩ 电阻泄放静电。若直接连数字地高频噪声会通过 Shield 注入系统。内部绕线结构优质 RJ45 内部采用“绕线式”Wound变压器集成劣质品用“贴片式”Chip磁珠替代前者 CMRR 高 15dB。现场教训某款车载终端在 80MHz 频段 EMC 辐射超标 12dB。排查发现 RJ45 的 Shield 仅通过 0Ω 电阻连到数字地且未接大地。整改后拆除 0Ω 电阻焊接 100nF/1kV 电容至机壳接地点超标消失。这证明RJ45 的接地不是“可选项”而是 EMC 合规的“必选项”。4.3 从 PHY 到网线的完整信号链实测我用 Keysight DSOX6000 示波器实测过一条典型 RGMII 链路的信号质量数据如下信号测量位置幅度上升时间眼图张开度关键问题TX_CLK (125MHz)PHY TX_CLK 引脚1.2Vpp0.8ns—无抖动但边沿过冲 15%TXD[3:0]PHY TXD 引脚1.0Vpp0.9ns0.45 UI数据眼图中心偏移需 TX_DELAY 补偿TP1 (变压器初级)变压器 Pin1/22.5Vpp1.2ns0.3 UI幅度提升但边沿变缓反射明显TP2 (RJ45 Pin1/2)RJ45 插座引脚2.2Vpp1.5ns0.25 UI终端匹配不足眼图底部抬升结论信号劣化主要发生在变压器初级到 RJ45 这一段。解决方案不是换 PHY而是优化 PCB在变压器初级侧PHY 侧添加 50Ω 并联端接电阻RJ45 插座的 Pin1/2 与地之间添加 100pF 电容滤除高频谐波所有差分对走线长度差 5mil且距其他信号线 ≥ 20mil。5. 常见问题与排查技巧实录从“灯不亮”到“千兆跑满”硬件调试中90% 的以太网问题集中在链路建立Link Up和数据传输Data Flow两阶段。以下是我在 7 个项目中积累的“问题-现象-根因-解决”速查表附真实波形截图描述文字版。5.1 链路建立类问题现象可能根因排查步骤解决方案实测案例PHY Link LED 不亮1. PHY 未上电或 RESET 未释放2. REF_CLK 无输出或频率错误3. MDIO 通信失败1. 测 PHY VDD/VDDIO 电压2. 用示波器测 REF_CLK 频率/波形3. 用逻辑分析仪抓 MDIO 时序1. 检查电源序列确保 VDD 先于 VDDIO 上电2. 更换 REF_CLK 晶振检查走线是否短路3. 添加 4.7kΩ MDIO 上拉电阻某 STM32F4 项目VDDIO3.3V 正常但 VDD1.2V 仅 0.8V因 LDO 使能引脚悬空。补焊后 Link LED 亮起。Link LED 闪烁但无法 Ping 通1. 自动协商失败速率/双工不匹配2. PHY 寄存器配置错误如误设为 10Mbps3. 变压器极性接反1. 读 PHY 寄存器 0x01Basic Status查 bit2Link Status和 bit13Auto-Neg Complete2. 查寄存器 0x00Basic Controlbit13/12Speed Select3. 用万用表测变压器初级/次级线圈通断1. 强制配置 PHY 为 100FD写 0x000x21002. 交换 TX/TX- 或 RX/RX- 线对某国产 PHY自动协商后显示 100Mbps但实际协商为 10Mbps。根因是 PHY 的 AN_ENABLE 寄存器 bit12 被误清零。Link LED 亮但速率不对百兆 PHY 显示千兆1. RGMII 模式下 PHY 误判为 SGMII2. MAC 配置为 RGMII但 PHY 引脚定义为 GMII1. 查 PHY 寄存器 0x19Extended Status读 bit15:14Speed Indication2. 核对原理图确认 PHY 的 MODE[2:0] 引脚电平1. 将 PHY 的 MODE 引脚按 datasheet 设为 RGMII 模式如 KSZ8081MODE01, MODE10, MODE202. 检查 MAC 的 RGMII IP 核配置是否启用延迟补偿某 Xilinx Zynq 项目PHY 寄存器显示 1000Mbps但实际链路为百兆。根因是 MODE1 引脚浮空被内部上拉拉高PHY 进入错误模式。5.2 数据传输类问题现象可能根因排查步骤解决方案实测案例Ping 通但大数据传输丢包1. RGMII TX/RX 延迟未补偿2. 变压器共模噪声抑制不足3. RJ45 Shield 未正确接地1. 用示波器测 TX_CLK 与 TXD 的相位差2. 用频谱仪测 RJ45 引脚共模电压3. 用万用表测 Shield 对大地电阻1. 调整 FPGA 的 TX_DELAY 参数步进 0.1ns2. 更换高 CMRR 变压器如 Pulse HX20223. 将 Shield 通过 100nF 电容接大地某千兆视频采集卡100MB 文件传输丢包率 5%。示波器显示 TX_CLK 比 TXD 晚 2.1ns。将 TX_DELAY 从 1 改为 3 后丢包率降为 0。高温下 Link 断开1. PHY 温度传感器失效2. 电源纹波过大导致 PHY 复位3. 变压器磁芯饱和1. 读 PHY 寄存器 0x18Temperature对比实测温度2. 用示波器测 VDD 纹波带宽 20MHz3. 测变压器初级电流波形1. 更新 PHY 固件或更换批次2. 在 VDD 引脚增加 10μF 陶瓷电容 100μF 钽电容3. 更换饱和电流 200mA 的变压器某工业网关70℃ 环境下 Link 每 2 小时断开一次。VDD 纹波达 120mVpp。增加电容后问题解决。EMC 辐射超标80MHz1. RJ45 Shield 接地不良2. REF_CLK 走线未包地3. 变压器未屏蔽1. 检查 Shield 与大地连接阻抗2. 用近场探头扫描 REF_CLK 走线辐射3. 查变压器外壳是否完整包裹线圈1. 确保 Shield 通过电容接大地且连接点阻抗 1Ω2. REF_CLK 走线全程包地长度 4cm3. 选用金属屏蔽外壳变压器某医疗设备80MHz 辐射峰值 52dBμV/m。近场探头定位到 RJ45 Shield 接地线过长15cm。缩短至 2cm 并加电容后峰值降至 38dBμV/m。5.3 国产 PHY 的专属排障技巧针对“国产百兆 PHY 芯片”我总结出三条独家技巧技巧一寄存器 0x1F 的“隐藏开关”多数国产 PHY如 KSZ8081的寄存器 0x1FVendor Specific 1bit15 是“强制 Link UP”开关。当自动协商失败时写mii write 0x00 0x1F 0x8000可强制 PHY 报告 Link UP用于快速验证硬件链路。但此模式下速率/双工需手动配置不可用于长期运行。技巧二VDDIO 电压的“精度陷阱”国产 PHY 的 VDDIOI/O 电压标称 3.3V但实测发现当 VDDIO 3.25V 时MDIO 通信误码率激增。建议在 VDDIO 电源路径添加精密 LDO如 TPS7A83而非直接使用 DCDC 输出。技巧三ESD 后的“软复位”国产 PHY 遭受 ESD 后常进入“假死”状态Link LED 灭但 VDD 正常。此时单纯断电重启无效。正确操作保持供电用 MDIO 向寄存器 0x00 写入 0x8000Software Reset等待 100ms 后再重新配置。6. 我的硬件设计 checklist从原理图到量产最后分享一份我坚持使用的以太网硬件设计 checklist它不是理论清单而是每一项都来自血泪教训原理图阶段□ PHY 的每个电源引脚VDD, VDDIO, AVDD, DVDD均配有独立去耦电容0.1μF 陶瓷 1μF 钽电容且电容紧靠引脚放置□ RGMII 的 TX_CLK 和 RX_CLK 走线长度严格比对应数据线短 50mil补偿驱动延时□ 网络变压器初级侧PHY 侧添加 50Ω 并联端接电阻次级侧RJ45 侧不加端接依赖线缆特性阻抗□ RJ45 的 Shield 引脚不连 PCB 地而是预留焊盘用于后续焊接 100nF/1kV 电容至大地PCB 布线阶段□ 所有 RGMII 信号线TXD0~3, RXD0~3, TX_CTL, RX_CTL, TX_CLK, RX_CLK, REF_CLK全程 50Ω 微带线包地长度差 ≤ 5mil□ REF_CLK 走线避开高速 DDR 和 USB 信号线最小间距 ≥ 20mil□ 变压器下方 PCB 无任何走线且铺铜接地Thermal Pad 必须打孔连接内层地BOM 与生产阶段□ PHY 芯片采购批次号记录在 BOM 中不同批次需单独验证低温启动性能□ 网络变压器明确标注型号如 “Pulse HX2022-400RNL”禁止使用“兼容型号”□ RJ45 插座必须带金属屏蔽壳且壳体表面镀层厚度 ≥ 5μm防盐雾腐蚀我见过太多项目因为省掉一个 100nF 电容、忽略 5mil 的走线长度差、或选用“兼容”变压器而在量产爬坡时付出十倍代价。以太网硬件没有“差不多”只有“精确”与“失效”。这张 checklist是我交过学费后写给自己的最后防线。