在Fab里待过的人都有体会DRAM良率单测各项都还行一到refresh测试就出红图那才是最磨人的排查现场。早年追这种问题最后十有八九指向存储阵列的字线Wordline——不是栅氧化层漏电就是字线与位线之间耦合干扰再严重一点平面晶体管本身的短沟道效应就直接把关态泄漏抬上去了。大约90nm节点前后业界把字线从硅片表面埋进凹槽里这个叫Buried Wordline的结构硬是把DRAM的微缩进程又往前推了好几个世代。今天这篇就把埋入式字线从原理到工艺、从器件到失效排查完整拆一遍顺便把最近常被问到的DRAM、DDR、PSRAM这三者的关系也一次说清。1. 平面字线的“天花板”为什么存储阵列先撞墙1.1 不是所有瓶颈都出在光刻很多人以为DRAM缩小最难的是光刻其实走到90nm以下存储单元晶体管本身先扛不住了。DRAM一个cell就是1T1C一个晶体管管开关一个电容存电荷。面积按6F2来算F每缩一点晶体管的横向尺寸就必须跟着缩。这时候平面NMOS就面临一个死结栅长越短源漏之间的穿通风险越大关态漏电Ioff越高。DRAM的电容本来就在跟着缩小存储电荷量QC×V越来越少如果晶体管的关态漏电再涨电荷根本保不住。业界对DRAM的refresh时间通常要求64ms甚至更长这意味着在64ms内存储节点的漏电流必须控制在极低水平通常要pA量级。平面晶体管在栅长缩到某个尺度之后亚阈值泄漏就会突破这条红线良率大面积崩盘。还有一个容易被忽略的问题平面结构里字线栅极横在有源区上方后续位线做在更高的金属层。WL和BL之间的垂直距离很近寄生电容Ccb会跟着工艺层叠一起增大。读操作时BL的微弱信号会被WL翻转的耦合噪声干扰灵敏放大器的判断窗口越来越窄。1.2 为什么不能直接照搬逻辑芯片方案有人会问逻辑芯片不也遇到短沟道效应吗用halo注入、LDD、HKMG不就行了话是没错但DRAM阵列区和逻辑区完全是两种打法。逻辑芯片的晶体管可以为了性能牺牲一点面积但DRAM阵列区的cell面积是成本生命线。给存储阵列里每个晶体管加复杂的halo注入和轻掺杂漏结构会显著增加工艺步骤还会挤占本来就紧张的有源区空间。HKMG高k金属栅在逻辑里很成熟但DRAM的WL是一条横穿几百上千个cell的长条金属要在这么长的栅极上精确控制功函数均匀性难度和成本都翻倍。另一方面DRAM核心诉求是低漏电、高密度、长保持时间开关速度反而不是最优先。所以存储厂工程师没有硬着头皮去优化平面管而是换了一个思路把栅极沉到硅里用三维空间换平面面积。这才有了埋入式字线方案。2. 埋入式字线的核心思想用Z方向换X方向的余地2.1 从RCAT到BCAT字线不再是“表面一根线”埋入式字线技术最早一批量产方案里比较有代表性的叫RCATRecessed Channel Array Transistor凹槽沟道阵列晶体管后来很多厂也叫BCATBuried Channel Array Transistor其实说的是同一类结构。做法并不玄在定义完有源区之后沿着字线方向在有源区里刻出一个凹槽然后把栅介质和栅极金属填进去。这时候字线不再是躺在硅片表面的一根线而是嵌在硅槽里的一根金属条。栅极通过凹槽侧壁和底部控制晶体管沟道区域就在硅体内沿凹槽壁呈U型分布。我在跟新人解释这个结构时经常打一个比方平面晶体管相当于在平地开车路面多宽行驶路径就多长埋入式字线等于把路修进了一条U型隧道虽然隧道口的宽度没变但你实际要走的路程变长了而且隧道壁还把车约束在固定路线上不太容易跑偏。这个“路程变长”就是有效沟道长度Leff变长“不跑偏”就是栅控能力增强。2.2 埋入后电学上究竟变了什么埋入式字线带来的第一个收益就是有效沟道长度大幅增加。凹槽开口宽度可能只有几十纳米但反型层要从侧壁下去、过底部、再上来走过的路径差不多是“两边侧壁高度加底部宽度”再加两个圆角弧长。同样面积的cellLeff能比平面结构多出好几倍短沟道效应被明显压制。第二个收益是关态泄漏大幅下降。U型沟道的底部离源漏较远漏电场要绕更长的路才能形成穿通Ioff可以轻松做到比平面低一到两个数量级。这对DRAM的保持时间retention至关重要良率红图的大头问题直接缓解。第三个收益经常被人忽略就是WL-BL寄生电容降低。因为WL埋进硅里字线顶部比有源区表面还低后续沉积的介质层把位线往高处抬WL和BL之间的物理距离拉大了。字线周围是硅侧壁本身也起到一定的屏蔽作用。实测下来相同节点下埋入式WL的WL-BL耦合电容比平面结构小很多读放大器的信号裕量明显改善。还有一个好处是沟道从表面迁移到了体内。平面晶体管的沟道在硅和栅介质的界面附近界面缺陷、陷阱对漏电影响很大埋入式结构的沟道反型层一部分在凹槽侧壁一部分在体内对表面态不那么敏感器件一致性也更好。3. 制造流程实操拆解凹槽刻蚀、栅金属填充与CMP回刻3.1 第一步定义字线方向的刻蚀沟槽埋入式字线的整个工艺灵魂就是刻出一个形貌漂亮的凹槽。正常流程里先在硅片上做完浅槽隔离STI和阱注入然后沉积一层硬掩膜通常用氮化硅SiN接着用光刻胶把字线图案转印到硬掩膜上再用等离子体刻蚀把硅刻出凹槽。刻蚀这一步有几个参数需要较真。凹槽深度一般在90nm到150nm之间具体取决于器件设计要拉多长的有效沟道凹槽开口宽度则和WL pitch直接绑定先进节点做到几十纳米甚至更窄。刻蚀气体常用HBr/Cl2/O2体系侧壁需要控制出轻微的正斜率也就是上口略宽、底部略窄这样后续填充金属时不容易在中间夹断。如果侧壁完全垂直甚至倒梯形CVD填充时极高概率产生空洞。刻完之后绝不能直接生长栅氧化层。等离子体刻蚀会给硅表面留下损伤层、聚合物残留、甚至非晶化层必须做一轮牺牲氧化处理在氧化气氛里把表面损伤层吃掉几个纳米然后用稀HF漂掉同时这步也会把底部尖角钝化成圆角。底部圆角很重要尖角位置电场集中栅氧化层容易先击穿圆角能显著改善栅介质的可靠性。3.2 第二步栅介质生长与金属栅极填充凹槽形貌处理干净之后开始生长栅介质。存储阵列区的主流方案还是热氧化或者ISSG原位水汽生成的方式长出几纳米厚的SiON。氧化之后要做氮化处理用NO或N2O退火把氮引入氧化层提高抗漏电和抗热载流子退化能力。等效氧化层厚度EOT大概在2.5nm到4.5nm这个区间具体看设计指标。真正填充栅极之前还得先沉积一层阻挡层兼功函数层业界最常用的是TiN。TiN的厚度很关键太薄阻挡能力不够W会和下面的介质层反应太厚占用沟槽截面反而增加填充难度。之后才是钨W的主体填充设备上用CVD源是六氟化钨WF6用硅烷或氢气还原。W填充是大家最紧张的一步。凹槽深宽比很高金属如果从顶部快速封口中间就会留下一条细细的缝seam甚至空洞void。这类缺陷平时电测不一定马上暴露等做可靠性老化时电阻漂移和失效就全冒出来了。处理办法是先用小剂量工艺做一层均匀的成核层再切换到大流量沉积有的方案还会用ALD的方式来填TiN保证台阶覆盖。3.3 第三步金属回刻与字线顶部密封填充完W之后晶圆表面是一层厚厚的金属先做钨CMP把表面的W和TiN磨掉露出硬掩膜或者介质层。到这里WL还在沟槽里填得比较满和表面平齐但这样不能直接往后走。接下来是“埋入”这个词的关键动作回刻。用等离子体刻蚀把沟槽里的W和TiN向下刻掉一部分让WL顶部比有源区表面低几十纳米到一百多纳米。为什么非要低于表面因为后续要做位线接触孔和存储节点接触孔这些孔会在WL旁边的有源区上打出来如果WL顶部和AA表面一样高接触孔稍微偏一点就会直接打到WL整颗芯片短路报废。把WL沉到下面去再在它顶上填一层介质就多了一道物理隔离。回刻深度要控制得很准。刻太浅密封空间不够接触孔安全窗口小刻太深剩下的W截面积变小字线电阻升高RC延迟变大。这个深度和后续沉积的SiN密封层厚度是一起设计的密封层要完全覆盖WL顶部同时还要充当接触刻蚀的停止层。实际操作中我会同时看TEM截面和inline的CD数据确认回刻后的WL顶部形貌没有上翘或者凹陷不均匀。3.4 与位线、节点接触工艺的衔接埋入式WL做完之后存储阵列的表面变得相对平坦这对后续位线工艺非常友好。位线接触孔BC打在AA上位置在WL的一侧接触孔的底部落到硅表面附近另一侧是存储节点接触SNC负责把晶体管连到电容。两者都在WL上方布局但因为有SiN密封层挡着即使接触孔有一点套刻偏移也不容易直接撞上WL。这里还要注意一个工艺兼容问题。存储阵列区和外围逻辑区的栅氧厚度需求不一样逻辑区晶体管可能需要更厚的栅介质来抗高压所以阵列区的埋入式WL工艺做完后外围区还要单独做自己的栅极。这也是DRAM工艺比逻辑芯片复杂的原因之一。做埋入式字线方案时如果阵列区和外围区共用同一个栅极图形层必须做好两套刻蚀条件的切换否则外围器件特性会漂。4. 从工程现场收集的常见失效与排查4.1 refresh红图优先锁定字线漏电和栅氧缺陷排查DRAM良率问题我最先看的一定是refresh fail bitmap。如果失效位沿字线方向连成条带大概率就是这条WL本身或者它周边的存储单元漏电偏大。常见场景是同一根WL横穿的几百个cell集中出现retention fail但旁边WL正常。这种分布指向字线工艺的局部问题比如凹槽刻蚀深度不均匀导致部分区域沟道太短或者栅氧在这个位置偏薄。先用CD-SEM量凹槽深度分布再切TEM看形貌基本能定位。另一个高频原因是凹槽底部圆角没有做好。某些批次刻蚀机的聚焦环老化底部圆化这步尺寸偏移形成的尖角位置电场集中栅氧化层的漏电会大得离谱。这种情况光看inline电性也能猜出来同一片晶圆不同die的Vt分布严重展宽而且偏薄的device栅漏电单独拉高。4.2 W填充空洞平时不炸老化全炸W填充的void问题是最阴的一种。刚流片出来inline电阻测试可能全部合格KBE良率也不差但做高温老化或者电压应力之后失效点全冒出来。原因很简单空洞在高温或电流应力下会促使原子的电迁移和应力迁移字线电阻慢慢变大最终某一处彻底断开或者电阻漂移超过规格。排查起来也不难用聚焦离子束直接切W填充剖面SEM下一看空洞基本是无处遁形。生产线上更实用的手段是监测CVD机台的成核层厚度稳定性成核层一旦偏薄后段填充就开始出现系统性seam。4.3 接触孔打穿WL套刻偏移的连锁反应随着工艺节点推进WL间距越来越小BC/SNC接触孔和WL之间的横向距离也越缩越短。如果密封层厚度不够接触孔刻蚀稍微过一点就直接把WL顶部暴露出来形成短路。这类失效在bitmap上通常表现为单个位或者局域簇状失效而不是整条字线挂掉。危险的是它不一定在cp测试就能100%抓到部分弱漏电到封装后才暴露。我在量产导入期吃过一次亏后来养成的习惯是每次改接触孔刻蚀配方都要同步拉长高低温可靠性测试的样本量而且产品上预留的SiN密封层厚度宁厚勿薄。4.4 常见缺陷与排查方向速查失效现象可能原因排查手段解决方向refresh fail沿WL条带分布凹槽深度不均、栅氧偏薄CD-SEM测深度、TEM切栅氧调整刻蚀均匀性、优化圆化工艺接触孔短路失效密封层偏薄或接触孔过刻电压对比缺陷检测、TEM截面加厚密封层、优化接触刻蚀选择比字线电阻偏高W填充空洞或成核层异常方块电阻测试、FIB切面调整成核层厚度、优化CVD填充曲线Vt分布宽、Ioff偏大凹槽形貌差异、沟道损伤阵列TEG电性测试优化牺牲氧化、退火条件孤立失效位有源区位错、结漏电fail bitmapTEM优化刻蚀工艺、增加缺陷退火5. 三代凹槽结构演进S-RCAT、SCAT与下一代方向5.1 S-RCAT把凹槽底部吹成球形RCAT量产之后工程师很快发现矩形凹槽的底角还是有点“尖”电场集中问题依旧存在。于是出现了S-RCAT也就是Spherical RCAT。名字里的Spherical不是随便叫的它形容的是凹槽底部被刻意做得更圆润像一个球冠埋进硅里。具体制造上核心是在普通凹槽刻蚀完以后增加一轮各向同性刻蚀或者反复氧化/去氧化处理把底部和角落的硅吃掉一些让底部轮廓外扩、变圆。这样做的效果是圆角半径变大局部电场峰值降低栅介质寿命变长同时沟道总长度进一步增加漏电路径更长。良率数据上S-RCAT的低尾部refresh时间明显上移那批原来在高温测试挂在边缘的die很多都被救回来了。5.2 SCAT两侧长出鳍让电流跑起来凹槽结构一路加长沟道漏电是压下去了但驱动电流On-current也跟着变弱因为沟道的宽度方向基本没有增加。这对高频率要求的DRAM内存颗粒来说不是好事于是SCATSaddle Fin CAT登场。SCAT的沟道形状像马鞍在凹槽底部向两侧又挖出两个横向的“鳍”整个沟道区域从截面看类似一个背着两个耳朵的结构。这样等效沟道宽度W增加了不再只是凹槽开口那一圈周长驱动电流显著变大解决了RCAT家族“沟道长但电流小”的矛盾。代价是工艺复杂度直线上升多一步各向同性刻蚀或特殊掩膜工艺形貌控制窗口也更窄。5.3 再往后垂直沟道与3D DRAM堆叠的想象空间到了1α、1β这些更先进节点平面上的WL间距已经紧得不能再紧DRAM行业又把目光转向了垂直晶体管Vertical Channel Transistor, VCT和3D DRAM堆叠。思路其实和NAND转向3D一样把存储单元竖起来堆叠更多层用垂直方向换水平密度。埋入式字线的经验在这里会自然延续。垂直晶体管里字线从横向的埋入条变成了垂直方向穿过的栅极环或栅极片控制原理还是“把栅极包住沟道”。虽然量产难度还是很大但RCAT/SCAT时代积累的三维沟道控制经验是下一代存储工艺绕不开的基础。做工艺的人常说DRAM的“二维平面故事”在埋入式WL出现那一刻就结束了后面全是三维雕刻的活。6. 顺带说清DRAM、DDR、PSRAM是什么关系6.1 一个是器件类型一个是接口协议一个是混合产品最近被问得最多的问题就是“DRAM和DDR有什么区别”“DDR和PSRAM又差在哪”。这三个词经常被混在一起但本质上完全不是一个维度的东西。DRAM是存储器件类型Dynamic Random Access Memory动态随机存取存储器。核心存储单元是1T1C因为电容会漏电必须周期性刷新这是DRAM的根本属性。不管是电脑内存条、手机内存还是显卡显存底层用的都是DRAM存储阵列。DDR是Double Data Rate双倍速率它是DRAM芯片和模组的接口协议标准。DDR、DDR2、DDR3、DDR4、DDR5、LPDDR5这些定义的是信号时序、电压、命令协议、引脚定义不改变存储单元的物理原理。DDR5内存条内部装的那颗die一样是DRAM cell一样需要refresh只是控制器和管理逻辑更复杂了。PSRAM是Pseudo SRAM伪静态随机存储器。它的核心存储单元其实是DRAM需要刷新但在芯片内部集成了刷新控制电路和仲裁逻辑对外提供的接口和SRAM一样用户只管读写不用自己管刷新。好处是兼具DRAM的高密度和低成本的优点使用时又有SRAM的简单方便特别适合MCU扩展内存、显示帧缓冲这类嵌入式场景。6.2 三者在工艺和产品层面的实际位置简单概括DRAM是一颗“心脏”DDR是它的“通信协议”PSRAM是“带自动护理配件的心脏移植方案”。它们不是互相替代关系而是不同抽象层级上的概念。埋入式字线这个技术在现在几乎所有主流DRAM芯片里都能见到影子。DDR5、LPDDR5、GDDR6这些高速内存die里存储阵列区的控制管大概率就是某种RCAT或SCAT变体。而很多低功耗PSRAM产品也会用埋入式字线的DRAM阵列加上自刷新控制器把单芯片功耗压得更低。技术上三者边界虽然清晰但物理层都是同一套三维凹槽工艺在撑腰。理解这一点再看DRAM制程新闻时就有了一条更清晰的主线。我自己做存储工艺这几年最大的体会是埋入式字线不是一个“灵光一现”的发明而是DRAM缩放到物理极限时被迫走的一条路。平面结构从简单变成瓶颈凹槽结构从复杂变成主流中间全是良率、成本、可靠性的反复拉扯。如果你刚接触这块建议多去看inline的SEM横截面图和fail bitmap的对应关系这两样东西看懂了DRAM工艺里一半的门道你就算摸到了。这个领域后续的演进大概率还是沿着“把存储单元往三维里藏”的方向走但无论结构怎么变控制漏电、延长保持时间这四个字永远是DRAM工艺的第一性原理。