1. 先把概念框定3D封装、SOIC、CoWoS、InFO究竟是谁1.1 为什么这四个词会出现在同一个讨论里我平时会在硬件社区和PCB设计群里看大家提问隔三差五就有人问“3D封装里的SOIC、CoWoS、InFO都是啥意思”然后评论区基本都是各说各话有人讲芯片堆叠有人讲引脚间距最后提问的人更懵了。先给一个直接的判断SOIC、CoWoS、InFO这三个词放在一起时它们并不是同一层级的竞赛对手而是封装技术演进过程中三个典型阶段的代表。SOIC是传统表面贴装封装里的老将属于板级封装Package的经典形态InFO和CoWoS则是台积电先进封装平台上的两条主流技术路线属于晶圆级/系统级封装的范畴。把它们放在一起理解最好的切入角度不是背名词而是搞清楚“芯片和PCB之间到底靠什么过渡”这件事。封装本质上解决的是三件事第一把芯片上密密麻麻的I/O引脚按规则扇出让PCB能布线第二提供机械支撑和环境保护防止芯片受潮、碰伤第三承担一部分散热和电气互连功能。老一代封装靠引线框架和键合线完成这三件事新一代封装则靠重布线层RDL、硅中介层、微凸块这些工艺来完成。你说的“3D封装”这个帽子比较大严格讲CoWoS属于2.5D封装InFO有2D也有3D变体但它们在商业宣传和日常讨论中都被笼统叫作先进封装或3D封装这种事较真起来没完所以我建议你把“3D封装”理解成一个宽泛的行业热词而把精力放在每个具体方案的结构差异上。1.2 从“楼门口的路”理解封装演进我习惯用一个类比来给新同事讲封装把芯片想象成一个房间封装就是房间门口通向小区主干道的那段路。SOIC时代的做法是房间门口修一条很窄的石头路每块石板就是一条引脚车能过但通行能力有限。到了InFO阶段相当于直接在楼门口铺了多层高架路网把大量进出口集中到一个紧凑的集散区通行效率大幅提升。而CoWoS则是把几栋楼逻辑芯片、存储芯片修在一个巨大的地下车库之上车库本身有十几层立体通道所有车辆在车库内部就完成了调度再统一通过少数几个出口接上市政道路。这样类比下来你再看这三种封装的区别就会清晰很多SOIC的引脚在芯片四周一字排开InFO把引脚通过RDL层扇出到芯片边界之外CoWoS则多了一层面积远超芯片本身的硅中介层作为“超级立交桥”。这套思路捋顺之后后面聊工艺参数、PCB设计注意事项、选型逻辑都不会跑偏。2. SOIC站在封装演进起点的经典选手2.1 SOIC的结构、尺寸与命名细节SOIC的全称是Small Outline Integrated Circuit中文通常叫小外形集成电路封装它和SOPSmall Outline Package在很多场景下指的是同一种东西。它的典型特征是芯片通过环氧树脂塑封体包住引脚从封装体两侧伸出并且弯成鸥翼形Gull-wing方便贴片和焊接。SOIC最经典的一个规格就是SOIC-8也就是很多人熟悉的SOP-8。引脚间距标准是1.27mm封装体宽度约3.9mm长度约4.9mm。这个尺寸看着不大但在今天的封装家族里属于相当“奢侈”的规格——引脚间距1.27mmPCB上随便拉线完全不需要激光钻微孔普通两层板就能轻松搞定。很多电源芯片、EEPROM、运放、接口芯片到现在还在用SOIC原因不是台积电做不了先进封装而是这些芯片引脚数量少、工作频率低、成本敏感SOIC的成熟供应链恰好满足需求。很多人会把SOIC和台积电的SoIC搞混这里必须单独说一下。台积电确实有一个3D芯片堆叠技术叫SoIC全称System on Integrated Chips属于真正的3D IC集成是把逻辑芯片、存储芯片直接垂直堆叠并互连的技术。它和传统SOIC封装的缩写极其相似但在技术含义上完全是两个时代的东西。你在搜索引擎里如果把“SOIC CoWoS InFO”放一起查搜索引擎大概率会把传统SOIC封装和台积电先进封装都给你翻出来于是你就看到了混着各种信息的检索结果。这其实是很多人的困惑来源本质上是缩写撞车加技术代差造成的。2.2 SOIC在PCB设计与量产中的实操要点从PCB工程师的角度看SOIC有几个细节值得注意。第一焊盘设计。SOIC焊盘的宽度通常取引脚宽度加上0.3mm~0.5mm余量长度则要根据引脚长度和焊接工艺调整。对于SOIC-8这种小管脚器件阻焊开窗比焊盘略大0.1mm左右比较稳妥避免绿油爬上焊盘导致立碑。立碑是贴片焊接里典型的缺陷一端先熔化拉另一端元器件像墓碑一样竖起来原因往往就是焊盘热量不对称、焊盘大小不均或锡膏量差异。第二引脚间距虽然宽裕但如果你做的是混合工艺板也就是板上既有SOIC又有BGA那么钢网开孔厚度和锡膏型号就得统一考虑。SOIC对锡膏的要求不算苛刻但BGA区域往往需要更薄的钢网这时候如果只照顾SOIC的焊接量BGA可能会因为锡膏过厚导致桥连。我自己的习惯是先锁死BGA区的钢网厚度再回头检查SOIC的焊盘是否在该厚度下也能获得足够的锡量。第三散热。SOIC本身的热阻偏高虽然有SOIC-8的底部散热焊盘设计比如常见的Exposed Pad版本但整体散热能力有限。如果你的电源芯片工作电流超过2A还是优先考虑带散热焊盘的规格并在PCB底层对应位置铺铜皮、打热过孔。热过孔孔径建议0.3mm左右孔到芯片散热焊盘中心的距离尽量均匀否则热阻会分布不均局部热点明显。另外补充一个我踩过的坑有些SOIC封装库在PCB软件里只画了引脚焊盘没有加3D体。表面上看Gerber文件没问题但到了结构设计和DFM检查阶段3D预览里整板缺一堆器件领导一看以为封装没画完。后面我会专门讲Altium Designer里处理3D封装的流程先记下这个事。3. InFO扇出型封装的“大众化”选择3.1 扇出封装的核心逻辑把引脚扇出到芯片外面InFO的全称是Integrated Fan-Out集成扇出封装。理解它之前你得先知道传统封装在引脚数量上会遇到什么瓶颈。芯片做的越来越复杂I/O数量越来越多如果引脚还是分布在芯片四周引脚间距会被压得很小PCB布线和焊接都会变得极其困难。更麻烦的是芯片面积本身有限要在这么小的一块区域里塞下几百上千个引脚几乎不可能。这时候出现了一条关键思路既然芯片内部塞不下那么多引脚那就把引脚往芯片外部延伸出去利用芯片周围的塑封体面积重新布线和打球。这个“往外延伸”的动作就是Fan-Out。InFO的典型结构是先把芯片埋进环氧塑封料里重新构成一个大面积的“伪晶圆”然后在表面制作多层RDL金属布线层把芯片的I/O点扇出到需要的位置最后在RDL末端焊上焊球形成封装的最终引脚。相比传统封装它省掉了引线框架和基板这两个环节信号直接从芯片通过RDL走线到焊球电气路径更短寄生参数更低。说句实话扇出封装这个概念听起来高大上原理上很像你在小房间里装不下衣柜就在房间外墙上搭一个钢结构架子把所有衣物的挂点延伸出去再统一接到地面排水管。芯片还是那个芯片但它的“接口”被放在了更大的面积上。3.2 InFO的关键工艺与产品线InFO在台积电的体系里有几个变体最常见的是InFO-POP、InFO-LSI和InFO-3D。InFO-POP是Package-on-Package的变体典型应用就是手机应用处理器加内存的堆叠方案。手机AP对封装厚度极其敏感传统POP封装需要两层基板InFO-POP把基板层数压缩厚度和功耗控制都更优。当年苹果的A系列处理器就长期采用台积电的InFO-POP方案这也是InFO技术出圈的契机。InFO-LSI则是在InFO基础上加入了局部硅互连Local Silicon Interconnect模块用于连接两个或更多的芯片互连密度比纯RDL更高。它适合需要中等带宽但不想用整块硅中介层压成本的场景。InFO-3D进一步支持芯片垂直堆叠已经是真正的3D封装路线。从PCB设计角度看InFO封装的焊球间距远小于SOIC典型值可以做到0.4mm、0.35mm甚至更小。这样的焊球间距意味着PCB至少需要HDI工艺要使用激光盲孔和盘中孔技术才能完成扇出普通两层板加通孔的设计思路在这里直接失效。3.3 InFO和CoWoS怎么选InFO和CoWoS经常被放在一起对比因为它们同属台积电先进封装平台但应用场景差别很大。直接给一个表方便对照。维度InFOCoWoS全称Integrated Fan-OutChip on Wafer on Substrate核心结构塑封料RDL布线层硅中介层TSV基板中介层无用RDL直接扇出有硅中介层/局部硅桥互连密度较高非常高可达微米级线宽成本相对低高典型应用手机AP、射频前端、电源管理AI加速卡、HBM高带宽存储集成相当于什么紧凑型高架路网巨型地下车库加立体调度系统选型逻辑也很直接如果你的芯片对带宽要求极高尤其是要挂多个HBM高带宽存储颗粒那CoWoS几乎是绕不开的如果只是要把逻辑芯片、射频芯片、无源器件低成本地集成在一个封装里尺寸和功耗优先那么InFO系列更合适。4. CoWoS2.5D封装的顶流也是AI芯片的命门4.1 CoWoS到底是什么CoWoS的全称是Chip on Wafer on Substrate拆开看就是先把逻辑芯片和存储芯片放在硅中介层上这一步叫Chip on Wafer再把完成互连的中介层整体封装到封装基板上这一步叫on Substrate。这里的核心角色是硅中介层。它本质上是一块比所有芯片都大一圈的硅片内部制作了精密的金属布线层和大量TSV硅通孔。芯片通过微凸块倒装焊接到硅中介层上芯片之间的信号先走到硅中介层的布线上再向下穿过TSV到达封装基板最后由基板上的BGA焊球连接到PCB。为什么要多此一举加一层硅中介层直接原因在于芯片间的互连密度。如果你把一个AI计算芯片和一个HBM存储芯片放在普通PCB上它们之间能跑的线宽线距大概是几十微米到一百微米量级而硅中介层上可以做到亚微米到几微米级别的布线密度。这意味着芯片间数据传输的位宽可以做得极宽功耗更低、延迟更短。PCB基板就像城市主干道硅中介层则是芯片脚下的立交桥群所有高频高密度交互都在立交桥里完成根本不需要挤到市政路面上。4.2 为什么AI芯片需要CoWoS近几年的AI训练卡、推理卡几乎都离不开高带宽存储HBM。HBM通过TSV把多层DRAM堆叠在一起本身的带宽已经很高但它要和逻辑芯片通信如果走传统PCB引脚数量和线宽限制会直接把带宽卡死。CoWoS的硅中介层方案能在逻辑芯片和HBM之间提供上万根互连线通俗讲就是车道的数量多到离谱。以英伟达的几代AI加速卡为例A100时代已经使用了CoWoS-S方案搭载数颗HBM2E到了H100、H200HBM数量继续增加硅中介层的面积也跟着变大。封装面积变大带来的直接挑战是制造工艺难度和翘曲控制的压力。硅中介层本质上是一片很薄的硅片面积越大越容易在热胀冷缩和工艺应力作用下弯折严重时会导致芯片与中介层之间的微凸块断裂。还有一个被很多人提的瓶颈是光罩限制。光刻设备曝光一次的最大区域尺寸是有限的硅中介层如果超过光罩尺寸就需要拼接曝光这等于把制造良率和成本又拉高了一截。所以产业里开始分化出CoWoS-L这类路线用局部硅桥加RDL大面积布线的方式在不需要整片硅中介层的区域用RDL替代既保证关键路径的互连密度又降低面积和成本压力。4.3 CoWoS家族的三种形态与选型思路目前台积电的CoWoS家族主要有三个分支。CoWoS-S是最经典的全硅中介层方案逻辑芯片和所有HBM都放在完整硅中介层上互连密度最高性能最好但成本也最高。适用于旗舰AI处理器、高端FPGA等对带宽和算力要求极端的芯片。CoWoS-R使用RDL层替代部分硅中介层成本降低但互连密度下降。它的应用场景是那些对成本敏感、但依然需要比普通封装更高互连密度的芯片。CoWoS-L则是用局部硅桥连接需要高速通信的区域其余面积用RDL和有机基板代替。你可以把它理解为“只在关键路段修立交桥其他地方用普通红绿灯路口”。它兼顾了性能和成本近年来在高性能计算芯片上的热度非常高。如果你听到“CoWoS产能紧张”这类新闻通常说的就是CoWoS-S和CoWoS-L这两种工艺的生产能力受限因为硅中介层制造、TSV刻蚀填充、芯片与中介层的高精度对准封装整个链条的良率爬升都极其困难。5. 从PCB工程师视角看这三种封装库、Gerber、DFM5.1 封装对PCB设计的影响很多做PCB设计的同行听说芯片用了InFO或CoWoS第一反应是自己画板是不是也得懂硅中介层、RDL、TSV。其实不需要。PCB工程师打交道的是封装的最外层焊球和封装尺寸芯片内部怎么互连那是芯片封装厂的事。但这不代表没有影响。先进封装最直观的影响体现在三个层面。第一封装焊球间距。InFO和CoWoS的BGA焊球间距通常从0.8mm往下走做到0.4mm甚至更小。焊球间距落到0.4mm以下PCB外层线宽/线距就得很小心过孔必须用激光盲孔而且基本离不开盘中孔工艺。如果你在做DFM评审时发现板厂反馈“这个BGA扇出两层板做不了”大概率就是焊球间距太密导致的。第二封装外形尺寸和厚度。先进封装的芯片高度往往比传统封装更薄但因为集成了多颗芯片面积反而很大。放置区周围如果留的禁布区不够回流焊时热量分布不均可能造成焊球桥连或冷焊。第三散热方案。SOIC时代一个铜皮加散热孔就能解决大部分问题到了CoWoS级别芯片功耗动辄几百瓦散热要靠均热板、液冷、TIM材料这些系统级方案。PCB设计阶段就要把热过孔阵列、铜皮面积、器件布局和散热器路径整体规划好后期再改非常痛苦。5.2 AD24导出Gerber时怎么处理3D封装聊到这正好回答文章开头提到的那个实际问题Altium Designer 24导出Gerber时3D封装怎么办。先说结论Gerber文件是2D制造数据描述的是铜箔线路、阻焊、助焊、丝印、钻孔等信息。3D封装在AD里通常表现为3D体3D Body或挂载的STEP模型它们默认不会直接出现在铜箔或丝印层上。你在导出Gerber时看到的“多余形状”十有八九是因为某个机械层被勾选进了输出层列表而那个机械层上恰好画了器件的3D外形轮廓。我在AD24里的操作习惯是这样的执行File - Fabrication Outputs - Gerber Files在General选项卡里设置单位和精度在Layers选项卡中只勾选需要输出的信号层Top Layer、Bottom Layer等、阻焊层、助焊层、丝印层以及板框所在的机械层。重点检查下方是否有额外的机械层被勾选如果发现不需要的机械层处于使能状态直接取消勾选。还有一个容易忽略的点是Drill Drawing也就是钻孔文件。导出NC Drill和Gerber时钻孔图层和对应的钻孔符号表要同时确认否则板厂拿到文件后无法匹配孔位符号。和3D封装无关但确实是高频返工原因。说到“忽略3D封装”真正务实的做法其实有两步。第一步在封装库里删除或隐藏不需要出图的3D体信息或者在PCB编辑器里把3D体所在机械层设置为不用于制造输出的属性。AD的机械层属性可以在Layer Stack Manager或Layer Properties里调整把包含3D模型的机械层标记为非输出层这样导Gerber时即使全选也不会带出3D轮廓。第二步如果你需要保留3D模型用于结构和散热仿真可以在PCB库里正常添加STEP模型然后在导出Gerber时有意识地只选择包含物理铜箔的有效图层。STEP模型会在3D视图里显示但不会进制造文件放心用。我实际踩过的一个坑是早期版本里给某个封装加了3D体画在了机械层13上后来更新封装库时机械层13的内容被重复覆盖导致整板在3D模式下看起来器件位置偏移但2D视图完全正常。排查了很久最后发现是机械层13的坐标基准和封装原点不一致。从那以后我养成了一个习惯所有3D体统一放在专用机械层并且定期导出一次IDF或STEP文件做全板3D交叉检查。5.3 从电阻热阻到电热协同仿真再往深一层封装类型直接影响的是系统级仿真结果。SOIC这类传统封装的热阻参数在datasheet里很容易找到RthJA、RthJC都有明确值仿真时直接按模型填就行。InFO和CoWoS由于专利和工艺细节复杂公开的热模型往往简化很多。用电热协同仿真做CoWoS这类封装时我建议至少关注三个参数封装内部RDL层的层数和铜厚这决定了封装自身的热扩散能力TSV的密度和直径它们会影响垂直方向的热传导以及封装底部的焊球分布因为热量最终大部分要传导到PCB再散掉。如果拿到的模型没有这些参数那就按保守值估算再留出足够的散热余量。当然更多的时候PCB工程师拿不到这么细的封装内部信息那就退一步把封装当成一个具有等效热阻的黑色盒子重点仿真“盒子”到环境、到散热器这一段路径。这个层面的仿真精度已经足够支撑板级布局决策了。6. 我踩过的坑与常见误区速查6.1 关于这些封装的六个误区误区一SOIC也算3D封装。严格讲不算SOIC是平面表面贴装封装。但缩写撞车让很多人把它和台积电SoIC混在一起这个前面说过了。误区二CoWoS是3D封装。CoWoS是2.5D封装芯片之间通过硅中介层平面互连芯片本身没有做垂直堆叠。真正的3D封装是芯片直接上下堆叠比如SoIC。误区三InFO没有TSV就是低端货。InFO在封装层面可以通过RDL实现高密度互连并且InFO-3D等变体同样支持垂直堆叠。技术路线不同于CoWoS不代表性能差。误区四芯片封装和PCB设计无关。说这句的人大概率没画过0.4mm以下BGA的扇出也没被板厂的加工极限教育过。误区五3D封装就是3D打印封装。这是个搞笑但真实存在的理解3D打印是增材制造工艺3D封装是三维集成封装技术完全是两码事。误区六先进封装一定比传统封装好。性能上确实强但成本、供应链成熟度、设计复杂度都高出一个量级。一个三引脚稳压器用CoWoS属于杀鸡用牛刀。6.2 看芯片资料时你该抓住哪几栏为了不在这几个词上栽跟头我建议你拿到一颗芯片时先看datasheet里的几个关键部分。封装尺寸图是第一位。它会告诉你封装本体长宽高、焊球数量、焊球间距、焊球直径这些硬参数PCB封装库就是根据这张图画的。然后是Ball Map也就是焊球功能排布图电源地信号管脚都在哪个位置这直接决定电源去耦电容摆放和走线规划。再有就是热阻参数封装热设计的底线数据。最后是推荐焊盘图案很多厂商会直接给出Land Pattern照着画一般不会出大问题。如果你在选型阶段就想判断一颗先进封装芯片对PCB工艺的压力我教你一个快速估算焊球间距除以2基本上就是扇出所需的过孔焊盘尺寸。比如0.4mm间距过孔焊盘最好控制在0.2mm以内才能舒服地走线这就要求板厂的能力达到激光钻孔加填孔电镀级别成本会明显上升。先用这个公式做个心理预期管理再去找板厂报价心里就有数了。7. 一点学习路径建议我见过太多人一上来就啃硅通孔工艺细节和RDL线宽参数结果越学越乱。我的建议是先宏观后微观先把SOIC、InFO、CoWoS各自在封装演进坐标里的位置搞清楚再去看工艺细节。具体操作上我推荐三个方法。第一找几颗成熟的芯片比如手机AP和AI加速卡去官网下载它们的封装白皮书或产品简介把封装截面图对照实物板卡看一遍很多概念会瞬间立体起来。第二拿手头的开发板用游标卡尺量一量板上芯片的封装尺寸再在PCB软件里打开对应的封装库对照datasheet核对焊盘尺寸这个动作做十次你对封装的理解会比读十篇综述文章都深。第三有条件的话搞一把热风枪找一块废弃显卡把上面的显存和核心拆下来看封装底部的焊球排列。拆过之后你就会明白BGA焊球为什么一定是那个间距为什么0.4mm比0.8mm难那么多。我个人在实际操作中最深的体会是封装名词背再多不如亲手处理一次Gerber导出和封装库维护。你在Altium里为一个CoWoS级封装建库时才真正理解为什么焊球间距缩小一寸后面PCB的成本和难度就翻一翻。这个领域知识更新很快但底层逻辑一直没变用最短的互连路径、最合理的成本让芯片内部的算力顺畅地释放到电路板上。把这句逻辑记住再看到任何新封装名词你都能自己拆出结构来。