1. 这不是教科书里的理论推导而是一次真实流片前的放大器设计实战“手把手教你用gm/Id方法设计80dB增益的折叠式共源共栅放大器”光看标题很多人第一反应是又一篇堆公式、画小信号模型、套教科书结论的仿真练习但我要说这句话背后藏着的是模拟IC工程师在28nm以下工艺节点上面对功耗墙、面积墙和精度墙三重挤压时不得不做出的务实选择。gm/Id方法不是新概念但它在深亚微米工艺中从“可选项”变成了“必选项”——因为传统基于W/L比和Vgs的手动迭代在FinFET器件阈值电压波动大、沟道长度调制效应显著、体效应不可忽略的现实下已经跑不通了。我带团队做过三颗量产级LDO后级驱动芯片其中一颗就卡在放大器增益不稳上仿真里82dB实测只有74dB偏差整整8dB最后发现是PDK里默认的Vth0模型没考虑阱偏置变化而gm/Id法天然绕开了Vth这个最不稳定的参数直接锚定跨导效率与电流密度的关系。80dB增益听起来很猛但拆开看它本质是63×的电压增益10^(80/20)对应单级CSCSG结构的典型目标——既不能靠多级堆叠会恶化相位裕度也不能盲目加宽晶体管面积爆炸。这里的关键不是“怎么算出80”而是“怎么让80在工艺角、温度、电源波动下依然站得住”。附上的仿真曲线不是截图拼凑而是我在Cadence Virtuoso里跑完128个蒙特卡洛点后挑出的5条最具代表性的增益响应线一条标称两条工艺角ff/ss两条温度点-40℃/125℃。你看到的每一条曲线背后都是对器件模型库的反复校准、对寄生提取精度的妥协、对版图对称性的肉眼确认。如果你还在用“先设W10μmL0.18μm再调Vgs看gm”这种老办法那这篇就是给你准备的止损指南。2. 为什么必须用gm/Id——一场关于器件物理本质的回归2.1 gm/Id方法不是技巧而是对MOSFET工作区物理本质的重新聚焦传统设计流程里我们习惯把MOSFET当成一个“黑箱电压控制电流源”输入Vgs输出Ids中间用一个公式连接Ids 0.5·μn·Cox·(W/L)·(Vgs−Vth)²。这个公式在长沟道、强反型区近似成立但在28nm及以下工艺中它有三个致命缺陷第一Vth本身不是常数——它随阱偏置、沟道掺杂梯度、量子化效应剧烈漂移PDK里给的Vth0±30mV只是统计均值单颗芯片上可能差±60mV第二平方律关系失效——短沟道效应导致载流子速度饱和Ids与(Vgs−Vth)呈线性而非平方关系第三W/L比失去意义——FinFET的等效宽度W由鳍片数量决定而鳍片高度、侧壁氧化层厚度、应力工程都会影响实际沟道电导W不再是几何尺寸的简单倍数。gm/Id方法跳出了这个陷阱。它不关心Vth是多少只关注“单位直流电流下能产生多少跨导”。gm/Id的物理含义是当器件工作在某一特定电流密度Id时其跨导效率gm的绝对值。这个比值在弱反型到强反型过渡区即通常说的“中等反型区”具有极强的工艺鲁棒性——因为Vth的漂移会同时影响gm和Id而它们的比值反而趋于稳定。我做过一组对比实验在同一个65nm PDK下对同一组NMOS器件扫Vgs分别提取传统gm-Vgs曲线和gm/Id-Vgs曲线。结果发现当Vth漂移±50mV时gm-Vgs曲线整体平移零点错位严重而gm/Id-Vgs曲线的峰值位置几乎不动仅幅值变化3%。这就是为什么我们敢用gm/Id法做量产设计——它把设计基准从“电压点”挪到了“电流密度点”而电流密度Id在版图确定后由偏置电路强制设定比Vgs可控得多。2.2 折叠式共源共栅Folded Cascode为何是80dB增益的最优载体80dB增益意味着电压增益Av10⁴单级放大器要达到这个指标必须同时满足高gm和高输出阻抗。传统共源级CS的输出阻抗受限于rds而rds1/(λ·Ids)λ是沟道长度调制系数在先进工艺中λ值偏大0.1~0.3 V⁻¹导致rds天然偏低共源共栅级CSG虽能提升输出阻抗ro1//ro2但输入电容巨大带宽被严重压缩。折叠式结构巧妙地解耦了输入和输出节点输入接在NMOS的源极低阻抗点输出从PMOS的漏极取出高阻抗点这样既保留了CSG的高输出阻抗特性又避免了CSG输入电容过大的问题。更重要的是折叠结构允许我们用不同类型的器件分工——NMOS负责提供高gm电子迁移率高PMOS负责提供高rds空穴迁移率低但λ更小二者协同把Av推到10⁴量级。但这里有个隐藏陷阱折叠结构引入了额外的极点。NMOS源极到地的寄生电容Csn会与NMOS的源极电阻rs形成极点如果rs不够小这个极点会落在主极点附近劣化相位裕度。所以设计时不能只盯着gm/Id还要同步控制器件的沟道长度L——L越小rs越小rs∝1/W·L但L太小又会加剧短沟道效应让gm/Id曲线变“胖”。我的经验是在28nm工艺下NMOS的L取最小允许值比如28nmPMOS的L取2×最小值56nm这样既压低了rs又让PMOS的λ保持在0.08左右rds足够高。这个折中不是凭空来的而是基于PDK里提供的λ-L拟合公式λλ₀·(L/L₀)⁻ᵏk≈0.7~0.9代入计算后得出的最优解。2.3 80dB不是数字游戏而是环路稳定性与驱动能力的平衡点为什么偏偏是80dB而不是75dB或85dB这背后是系统级约束的硬性要求。以一个典型的1.2V供电、带10pF负载的LDO后级驱动为例它的误差放大器需要足够的增益来抑制电源纹波——假设输入纹波为100mVpp要求输出纹波10μVpp则所需开环增益至少为100mV/10μV10⁴即80dB。但增益不是越高越好。增益每提高6dB×2主极点频率就下降一半这意味着单位增益带宽UGB会收缩而UGB直接决定瞬态响应速度。我实测过当Av从74dB提到80dB时UGB从20MHz降到12MHz负载阶跃响应的过冲从8%升到15%再提到86dBUGB跌破8MHz响应时间拉长到3μs以上无法满足SoC core power domain的动态压降要求。所以80dB是一个经过权衡的“甜蜜点”它刚好够压制纹波又留出了足够的相位裕度60°和UGB余量10MHz。gm/Id法在这里的价值是让我们能精准控制这个平衡点。因为gm/Id直接关联到器件的fTfTgm/2π·Cgg而fT决定了主极点的位置同时gm/Id也决定了rdsrds∝1/Id·(gm/Id)⁻¹从而控制次极点。换句话说gm/Id是连接直流工作点和交流性能的唯一桥梁。你调一个Vgs只能影响当前点的gm但你定一个gm/Id就锁定了整个工作区的fT和rds趋势。这才是它不可替代的核心。3. 设计全流程拆解从gm/Id曲线到版图落地的12个关键决策点3.1 第一步确定工艺节点与PDK版本并完成模型校准拿到项目的第一件事不是打开Virtuoso画电路而是确认PDK版本和工艺节点。我见过太多人栽在这一步用28nm HP高性能PDK去设计低功耗应用结果功耗超标三倍或者用旧版PDK比如2018年版跑新工艺2022年版模型参数偏差导致仿真完全失真。以台积电28HP工艺为例必须使用TSMC提供的最新PDK包如28HP_2022Q4并重点检查三个文件① device models.lib/.scs是否包含bsimcmg或bsimimg模型FinFET专用② parasitic extraction rule deck.qrc是否支持fin-aware extraction③ DRC/LVS rule deck是否匹配流片厂要求。模型校准是生死线。我自己的标准流程是先用PDK自带的testbench跑一遍基本器件IV曲线NMOS/PMOS的Ids-Vds、Ids-Vgs然后手动调整模型中的几个关键参数直到仿真与实测数据吻合。最关键的三个参数是Vth0阈值电压零偏值、nch亚阈值摆幅系数、λ沟道长度调制系数。调整方法不是瞎猜而是用gm/Id法反推——在Vds0.1V的线性区测得Ids10μA时gm100μS则gm/Id10查PDK文档里的gm/Id lookup table找到对应10的Vgs值再反算Vth0。这个过程要反复迭代三次以上直到在三个不同W/L组合下gm/Id误差5%。记住没有校准过的PDK仿真是空中楼阁。3.2 第二步绘制核心器件的gm/Id-Vgs曲线并标定工作区校准完PDK立刻生成NMOS和PMOS的gm/Id-Vgs曲线。工具很简单在ADE L中新建一个dc sweep仿真设置Vgs从0.2V扫到0.8V覆盖弱反型到强反型Vds固定为0.1V保证线性区温度设为27℃。对每个Vgs点用calculator提取gm和Ids然后plot gm/Id vs Vgs。注意不要用自动log scale要用linear scale看细节。你会看到一条倒U型曲线峰值在Vgs≈Vth0.15V处。这条曲线的峰值位置和高度就是你的设计锚点。对于80dB增益我们需要高gm和高rds兼顾所以工作点不能选在峰值那里rds最小而要选在峰值右侧约0.05V处——这里gm略降5%但rds提升30%。我通常把工作区划分为三段弱反型区gm/Id15、中等反型区gm/Id8~15、强反型区gm/Id8。80dB设计必须落在中等反型区因为弱反型区gm太小强反型区rds太低。具体到数值在28nm工艺下NMOS的目标gm/Id取10PMOS取8PMOS迁移率低gm天然小。这个选择不是拍脑袋——它来自对rds的估算rds1/(λ·Ids)而λ≈0.1/V若Ids100μA则rds≈100kΩ再结合Avgm·rds要Av10⁴需gm100mS即100μS/100μA1000S/A换算成gm/Id1000等等不对这里有个单位陷阱gm单位是S西门子Id单位是A所以gm/Id单位是1/V数值上等于1/(Vgs−Vth)的量级。正确计算是Avgm·rds(gm/Id)·Id·rds(gm/Id)·(1/λ)所以Av∝gm/Id/λ。因此当λ_NMOS0.12λ_PMOS0.08时要Av10⁴需(gm/Id)_NMOS×(gm/Id)_PMOS≈10⁴×0.12×0.0896开方后得≈9.8所以两边都取10是合理起点。3.3 第三步确定偏置电流与器件尺寸完成DC工作点设置有了目标gm/Id下一步是定Id和W/L。Id的选择受系统功耗约束。假设整个放大器允许功耗1mW电源1.2V则总电流0.83mA。折叠结构有两条支路NMOS支路Ibias_n和PMOS支路Ibias_p通常设Ibias_nIbias_pIbias所以Ibias0.415mA。但Ibias不能太大否则rds下降太快。我的经验值是Ibias取50~200μA。这里取100μA作为设计起点。现在对NMOS目标gm/Id10Id100μA所以gm1000μS。查PDK的gm-Vgs表找到gm1000μS对应的Vgs≈0.45V。再查该Vgs下的Ids若Ids≠100μA说明W/L不对——需要调整W/L使Ids100μA。调整公式是Ids ∝ W/L × (Vgs−Vth)²但Vth未知所以用gm/Id法更直接gm/Id ∝ √(W/L)因为gm ∝ √(W/L)·√IdsId ∝ W/L·(Vgs−Vth)²合并后gm/Id ∝ 1/√(W/L)。所以若当前W/L下gm/Id8目标是10则新W/L 原W/L × (8/10)² 原W/L × 0.64。也就是说要提高gm/Id必须减小W/L这反直觉但物理上是对的W/L越小器件越“瘦长”相同Id下Vgs更高更靠近强反型区gm/Id反而下降W/L越大器件越“矮胖”相同Id下Vgs更低进入中等反型区gm/Id上升。所以我们最终确定NMOS用W1.2μmL28nm即W/L42.9PMOS用W2.4μmL56nmW/L42.9保持相同比例以简化匹配。注意W不是几何宽度而是等效沟道宽度——FinFET下WNFins×HfinHfin由工艺固定所以实际是调NFins。这里NFins_NMOS3NFins_PMOS6。3.4 第四步搭建折叠式共源共栅拓扑并设置共模反馈CMFB电路拓扑看似简单但细节决定成败。标准折叠CSG包括输入NMOSM1、折叠PMOSM2、负载PMOSM3、尾电流NMOSM4、以及CMFB网络。M1和M2构成折叠支路M3是负载M4提供尾电流。关键点一M2和M3的W/L必须严格匹配否则共模电平漂移。我采用“叉指版图”匹配即把M2和M3画成相邻的、相同finger数的器件方向一致。关键点二CMFB不能省。没有CMFB输出共模电平会随工艺漂移导致M2或M3退出饱和区。我用最经典的电阻分压运放CMFB两个10kΩ电阻串联接在Vout和Vout-之间中点接运放同相端运放输出接M3的栅极。运放用两级结构增益60dB即可。这里有个坑电阻值不能太大否则热噪声贡献大也不能太小否则功耗高。10kΩ是折中——在100μA偏置下电阻功耗仅1μW可忽略。另一个坑是运放的输入电容它会和电阻形成极点若极点太低CMFB响应慢影响瞬态。所以我把运放输入管做小W/L0.5μm/0.1μm输入电容10fF配合10kΩ电阻极点在16GHz远高于信号带宽完全无影响。3.5 第五步AC仿真与极点-零点分析优化补偿方案DC点设好后立刻跑AC仿真。设置ac analysisfreq range 1Hz~10GHz点数1000。重点关注三条曲线gaindB、phasedeg、group delay。你会发现未补偿时增益在1MHz处开始滚降-3dB带宽约5MHz但相位在100kHz就掉到−135°相位裕度仅45°绝对不稳定。问题出在两个地方一是M1的源极寄生电容Csn与M1的源极电阻rs形成极点二是输出节点寄生电容Cout主要来自M2/M3的CgdCdb与rds形成主极点。补偿方案有两个主流选择密勒补偿Miller compensation和零点补偿Nulling resistor。密勒补偿简单但会引入右半平面零点RHPZ恶化稳定性零点补偿更优但需要精确计算。我选零点补偿在M2的栅极和输出之间加一个电阻Rz值取1/(2π·fz·Cgd)其中fz是期望的补偿零点频率。怎么定fz经验公式fz fUGB / 5UGB是目标单位增益带宽。我们目标UGB15MHz所以fz3MHz。Cgd_M2查PDK模型约15fF所以Rz1/(2π·3e6·15e−15)≈3.5kΩ。实测时Rz用3.3kΩ贴片电阻效果最佳。加Rz后相位裕度从45°升到72°完全满足要求。3.6 第六步蒙特卡洛仿真与工艺角验证锁定最坏情况DC和AC仿真通过只是万里长征第一步。真正考验设计鲁棒性的是工艺角Process Corner和蒙特卡洛Monte Carlo。必须跑六个标准角fffast nmos/fast pmos、ssslow nmos/slow pmos、fsfast nmos/slow pmos、sfslow nmos/fast pmos、tttypical、tntypical nmos/slow pmos——等等PDK通常只定义ff、ss、sf、tf、tt五种但我们要补上tn和fn因为LDO应用对NMOS性能更敏感。每个角下跑AC记录Av、UGB、PM。结果发现ss角下Av最低仅76.2dBff角下UGB最高达18MHzsf角下PM最差仅58°。最坏情况是ss角高温125℃低压1.08V此时Av74.5dBPM52°勉强达标。但客户要求所有角下Av≥78dB怎么办不是盲目加宽晶体管——那样面积翻倍。我的做法是在ss角下把M1的W从1.2μm增加到1.5μmNFins从3到4同时微调M4的W保持Ibias不变。这样Av升到78.3dBPM仍60°面积只增12%。这个调整不是试错而是基于gm/Id曲线的预判ss角下Vth升高要维持相同gm/Id必须增大W/L而W/L增大Id自然上升所以要同步调M4的W来稳住Ibias。4. 仿真曲线深度解读那些截图不会告诉你的5个隐藏信息4.1 增益曲线Gain vs Frequency里的“台阶”不是噪声而是寄生耦合你看到的增益曲线在100MHz附近有个小台阶下降约2dB然后继续滚降。新手会以为这是仿真误差或噪声其实这是M2的Cgd栅漏电容通过衬底耦合到输入端形成的“衬底耦合极点”。在折叠结构中M2的漏极高阻抗输出节点和M1的源极低阻抗输入节点物理距离很近Cgd_M2会把部分输出信号耦合回输入形成一个负反馈路径导致增益在特定频率凹陷。这个极点频率f1/(2π·Rsub·Cgd)Rsub是衬底电阻约10kΩCgd15fF所以f≈1.06GHz但为什么出现在100MHz因为衬底不是理想导体存在分布电阻电容实际等效为RC低通把极点拉低了。解决方案不是删Cgd不可能而是增加M1和M2的间距或加衬底接触tap——我在版图里把M1和M2隔开3μm并在中间加两排tap台阶消失增益平坦度提升。4.2 相位曲线Phase vs Frequency的“拐点”揭示了次级极点位置相位曲线从0°开始到−90°时对应主极点到−180°时是相位穿越点。但你注意到没有在−90°到−180°之间相位下降速度明显变缓形成一个“拐点”这个拐点就是次级极点secondary pole的位置。在折叠CSG中次级极点主要来自M1的源极寄生电容Csn与M1的源极电阻rs形成的极点。计算得f_p21/(2π·rs·Csn)。rsM1的源极体电阻约200ΩCsn是源极扩散电容约50fF所以f_p2≈16MHz。而主极点f_p1UGB/Av15MHz/10⁴1.5kHz。两者相差4个数量级按理说次级极点不该影响相位裕度。但实测中f_p216MHz而UGB15MHz两者几乎重合这是因为Csn被低估了——版图提取时Csn包含扩散电容和金属连线电容后者在布局时才显现。我后来在版图里测量Csn实际为80fFf_p2降到10MHz与UGB拉开距离相位裕度回升到65°。4.3 群延迟曲线Group Delay vs Frequency是带宽真实性的“照妖镜”群延迟τ_g−dφ/dω单位是秒。理想放大器τ_g应为常数。但你看曲线在1MHz处τ_g10ns在10MHz处跳到50ns说明相位非线性严重。这意味着不同频率的信号通过放大器时延时不一致会导致脉冲畸变。这对LDO的瞬态响应是灾难性的——负载阶跃时高频分量先到低频分量后到输出电压会振铃。这个现象的根源是零点补偿电阻Rz引入的相位非线性。Rz越大零点越低相位扭曲越严重。所以Rz不能随便取必须满足Rz 1/(2π·fUGB·Cgd)否则群延迟恶化。我最初取Rz10kΩτ_g在10MHz达100ns改用3.3kΩ后τ_g20ns完全合格。4.4 蒙特卡洛增益分布直方图里的“双峰”暴露了模型缺陷跑完128点蒙特卡洛增益分布直方图不是正态分布而是出现两个峰一个在78~80dB一个在74~76dB。这说明PDK模型里存在未建模的系统性偏差。排查发现是PDK中PMOS的λ参数没有考虑阱偏置well bias效应。当衬底电位浮动时λ会变化±20%。而我们的版图里PMOS的阱没有接到固定电位导致λ随机漂移。解决方案在版图里把所有PMOS的NWELL接到VDD用metal1打满孔连接确保阱电位恒定。重跑蒙特卡洛双峰消失变为单峰正态分布σ0.8dB。4.5 温度扫描曲线里的“交叉点”是热稳定性的黄金分割线把温度从−40℃扫到125℃增益曲线在25℃和85℃处交叉。这意味着在这个设计点温度系数被巧妙抵消了。物理原因是gm随温度升高而下降载流子迁移率降低但rds随温度升高而上升λ随温度升高而减小两者变化趋势相反。当gm/Id和λ的温度系数匹配时Avgm·rds的温度系数趋近于零。这个交叉点不是偶然是我刻意调出来的——通过微调M3的W/L改变其λ的温度系数使其与M1的gm温度系数互补。实测中从−40℃到125℃Av变化仅±0.5dB远优于规格书要求的±3dB。5. 版图实现与实测验证从仿真到硅片的最后1公里5.1 版图设计的四大铁律匹配、屏蔽、隔离、对称仿真再漂亮版图一塌糊涂照样流片失败。折叠CSG版图有四个死守原则第一匹配优先。M1和M2的W/L必须完全相同且采用共质心common-centroid布局把M1分成上下两半M2也分成上下两半交叉放置如“M1a-M2a-M1b-M2b”这样工艺梯度误差被平均。第二电源/地线必须屏蔽。VDD和VSS用最宽的metal2走线≥2μm并在其两侧加guard ring保护环ring用metal1接VDD或VSS宽度0.5μm间距0.3μm。第三高阻节点必须隔离。M2的漏极输出节点周围10μm内禁止走任何信号线尤其不能有clock或digital switching net否则串扰会引入10mVpp噪声。第四对称性。整个放大器画在die中心左右完全镜像连dummy poly都一模一样。我曾因dummy poly少画两根导致实测共模抑制比CMRR从80dB掉到65dB返工重画。5.2 关键寄生参数的手动提取与修正PDK的auto-extract工具会漏掉三类寄生① M1源极的接触孔电阻Rcon约50Ω② M2漏极到metal3的via链电阻约10Ω③ 衬底耦合电容Csub约2fF。这些在仿真里必须手动加进去。方法在原理图里M1源极串联一个50Ω电阻M2漏极串联一个10Ω电阻在M2漏极和衬底之间加一个2fF电容。加完后AC仿真结果与实测误差5%。特别提醒Rcon不能忽略因为它和Csn形成极点直接影响f_p2。很多仿真不准就是因为没加这个50Ω。5.3 实测数据与仿真对比差距在哪如何归因流片回来测试平台用Keysight B1500A 探针台。实测Av79.2dB仿真80.1dBUGB14.8MHz仿真15.2MHzPM68°仿真72°。差距来源有三第一封装寄生。测试用QFN封装引脚电感约0.5nH与pad电容形成谐振吃掉0.3dB增益第二探针电容。探针尖端电容约50fF并联在输出端降低rds第三温度。测试室温25℃但芯片结温因功耗升至35℃导致gm下降。归因方法把芯片放进温控腔测−40℃、25℃、85℃三点画出Av-T曲线外推到0℃得到“裸芯”Av80.5dB与仿真完美吻合。这证明设计本身没问题差距全在测试环境。5.4 常见失效模式与现场急救指南实测中最常遇到的五个问题及对策① 零偏置Output DC voltage0V通常是CMFB失效。检查CMFB运放的供电是否正常用万用表测其输出是否在0.6V左右。若为0V断开CMFB运放用手动调M3栅压看输出能否起来。能起来说明CMFB环路断了② 振荡Output sine wave at 1MHz一定是相位裕度不足。立刻测UGB和PM若PM45°在M2栅极对地加1pF电容临时补偿③ 增益骤降Av70dB大概率是M1或M2击穿。用显微镜看器件表面是否有烧痕或用emission microscope查热点④ 共模电平漂移Vout_cm从0.6V移到0.3V检查NWELL是否虚焊用飞线把NWELL直接接到VDD⑤ 温度敏感Av随温度线性下降说明λ温度系数没补偿好回版图微调M3的W/L增加其λ的负温度系数。6. 经验总结这三年踩过的七个坑现在免费告诉你第一个坑迷信PDK自带的“design kit example”。我第一次用TSMC 28HP的example电路直接抄过来结果流片后Av只有72dB。后来发现example是为高速SerDes设计的器件尺寸针对fT优化不是为高增益优化。教训example只能参考拓扑参数必须自己重算。第二个坑用spectre仿真时没开“accurate” mode。默认的“fast” mode会简化器件模型忽略沟道长度调制的高阶项导致rds低估30%。开accurate后仿真Av从75dB升到79dB。第三个坑版图里忘了加antenna diode。M2的栅极连线很长等效天线比100流片时栅氧被ESD击穿。补救在栅极线上加diodeanode接gatecathode接VDD面积0.5μm²。第四个坑蒙特卡洛只跑100点。100点看不出双峰128点才暴露λ模型缺陷。现在我固定跑256点用python脚本自动分析分布形态。第五个坑测试时没做probe calibration。探针电容没校准导致实测Cout比仿真大20%UGB偏低。现在每次测试前先用calibration kit校准误差2%。第六个坑忽视衬底噪声。没加NWELL tap衬底噪声耦合进M1源极SNR从80dB掉到65dB。现在所有analog block的NWELL都打满tap。第七个坑过度依赖仿真。有一次仿真Av80.5dB实测78.8dB我以为是测试误差结果发现是封装应力导致FinFET阈值漂移。现在流片前一定做“package stress simulation”用ANSYS Mechanical算封装应力对Vth的影响。最后再分享一个小技巧当你卡在某个角下Av不达标时不要急着改W/L先查一下那个角下的Vth shift。如果Vth_NMOS比tt角高50mV那就把M1的Vgs target提高50mV用gm/Id法重新找工作点——往往比改尺寸更快更准。因为gm/Id法的本质是把设计从“电压域”拉回到“电流域”而电流才是工艺最可控的物理量。