深入解析ePWM模块：从硬件原理到波形生成的实战指南

1. 深入解析ePWM模块：从硬件原理到波形生成的实战指南

在嵌入式电机控制、数字电源和逆变器这些硬核领域里，PWM（脉冲宽度调制）信号就是系统的“心跳”。它直接决定了功率开关管的导通与关断，进而精确控制着电机的转速、电源的输出电压和电流。然而，很多工程师在初次接触像德州仪器（TI）C2000系列DSP中的增强型PWM（ePWM）模块时，往往会被其复杂的寄存器、多种工作模式和同步机制所困扰。手册读起来像天书，配置起来更是小心翼翼，生怕一个参数设错就导致炸管或电机失控。

我从事电机驱动开发超过十年，从最基础的定时器模拟PWM，到使用专用ePWM模块实现复杂的多相交错控制，踩过的坑不计其数。今天，我就抛开那些晦涩的数据手册语言，用一线工程师的视角，带你彻底吃透ePWM的核心机制——同步、计数和波形生成。这篇文章不仅会解释“是什么”和“怎么配”，更会重点剖析“为什么”要这么设计，以及在实际项目中那些手册里不会写的“避坑指南”。无论你是正在评估C2000系列芯片，还是已经上手但对其PWM机制一知半解，这篇文章都能帮你建立起清晰、实用的认知框架。

2. ePWM模块的整体架构与核心设计思想

在深入细节之前，我们必须先建立起对ePWM模块的宏观认知。你可以把它想象成一个高度专业化、流水线化的“波形工厂”。这个工厂不是简单地输出一个高低电平，而是能根据你的精密蓝图，稳定、同步地生产出各种复杂的脉冲序列。

2.1 ePWM模块的子系统构成

一个完整的ePWM模块（例如ePWM1）并非一个单一的功能块，而是由多个紧密协作的子模块构成的一条流水线。理解这条流水线，是灵活运用它的前提：

  1. 时基（TB）子模块：这是整个模块的“心脏”和“节拍器”。它包含一个可编程的计数器（TBCTR）、一个周期寄存器（TBPRD）和一个相位寄存器（TBPHS）。它的核心任务是产生一个不断循环的、可同步的时间基准。所有其他子模块的动作都以此时间为准。
  2. 计数比较（CC）子模块：这是“蓝图比对员”。它持续监控时基计数器的值，并将其与两个用户设定的比较值寄存器（CMPA和CMPB）进行比对。当匹配发生时，它就产生一个“事件”信号，比如“CTR = CMPA”或“CTR = CMPB”。这个事件本身不直接改变输出，只是一个触发信号。
  3. 动作限定器（AQ）子模块：这是“执行工程师”，也是波形塑造的核心。它接收来自CC子模块的“事件”信号，并根据用户预先配置好的规则（写在AQCTLA和AQCTLB寄存器里），决定对两个输出引脚EPWMxA和EPWMxB执行何种“动作”：置高（SET）、拉低（CLEAR）或翻转（TOGGLE）。
  4. 死区（DB）子模块（可选）：这是“安全调度员”。在驱动上下桥臂（如半桥或全桥）时，必须防止上下管同时导通（直通短路）。死区模块能在AQ子模块产生的原始动作基础上，插入可编程的上升沿延迟或下降沿延迟，确保两个互补信号之间有一段安全的死区时间。
  5. 事件触发（ET）与Trip-Zone（TZ）子模块：这是“安全监控与应急系统”。ET子模块可以在特定事件（如周期匹配、比较匹配）发生时产生中断或触发ADC启动转换。TZ子模块则用于故障保护，当外部故障信号（如过流、过压）到来时，它能以最低的硬件延迟强制PWM输出进入预设的安全状态（如高阻、强制高或强制低）。

这些子模块像齿轮一样咬合在一起。时基（TB）提供节拍，计数比较（CC）在节拍点上打标记，动作限定器（AQ）根据标记执行动作，死区（DB）对动作进行安全修饰，最终输出精确的EPWMxA/B信号。而同步机制，则是让多个这样的“波形工厂”（ePWM1, ePWM2...）能够步调一致工作的关键。

2.2 为什么需要如此复杂的同步机制？

在单通道PWM应用中，同步可能不是问题。但一旦进入多相电源（如三相逆变器、交错式Boost）或多电机协同控制领域，同步就成了性命攸关的大事。想象一下，一个三相逆变器的三个桥臂，如果它们的PWM波形起始点（相位）乱七八糟，输出就会包含大量的低次谐波，效率低下，电机运行噪音大、震动强。

ePWM的同步机制就是为了解决“对齐”问题。它允许你将一个ePWM模块（例如ePWM1）设置为“主模块”，其内部时基作为参考时钟。其他ePWM模块（从模块）可以接收来自主模块的同步脉冲（EPWMxSYNCI），并在收到脉冲的瞬间，将自己的时基计数器（TBCTR）重载为预设的相位值（TBPHS）。这样，所有从模块的波形都能与主模块保持一个固定的、可编程的相位差，从而实现完美的交错或移相。

例如，在一个三相交错并联的DC-DC变换器中，你可以将三个桥臂的PWM相位分别设置为0°、120°和240°。这样，输入电流纹波会相互抵消，显著减小输入电容的应力和体积，提升整体功率密度。没有硬件同步机制，仅靠软件延时来实现这种精度是极其困难且不可靠的。

3. 同步机制深度解析与实战配置

理解了为什么需要同步，我们再来拆解ePWM提供的几种同步方式及其细微差别。配置不当，轻则波形错位，重则引发难以调试的异常。

3.1 三种同步源及其触发条件

ePWM模块的同步输入（EPWMxSYNCI）可以由三种源产生，它们最终的效果一致：都会在模块内部产生一个同步脉冲，如果该模块的相位加载使能位（TBCTL[PHSEN]）被置位，就会触发计数器重载。

  1. 外部同步输入脉冲（EPWMxSYNCI）：这是最常用的链式同步方式。脉冲可以来自另一个ePWM模块的输出同步信号（EPWMxSYNCO），也可以是外部GPIO引脚。当检测到脉冲边沿时，在下一个有效的TBCLK时钟边沿，相位寄存器（TBPHS）的值会被加载到计数器（TBCTR）中。

    • 关键细节与延迟：手册中提到，从主模块内部产生同步事件，到从模块的计数器实际重载，存在固定的硬件延迟。如果从模块的TBCLK与系统高速外设时钟（VCLK3）同源，延迟为2个VCLK3周期；如果不同源，则为1个TBCLK周期。这个延迟是固定的，在设计精密相位关系时必须纳入计算。例如，你的TBCLK分频后是100MHz（10ns），那么1个TBCLK的延迟就是10ns。在开关频率100kHz的系统中，一个周期是10us，10ns的固定偏差通常可以接受，但你必须心里有数。

  2. 软件强制同步脉冲：通过向控制寄存器位TBCTL[SWFSYNC]写1，可以立即产生一个软件同步脉冲。这个脉冲在硬件上与外部同步输入信号是“或”的关系，因此效果完全一样。这个功能在调试时极其有用。你可以在系统初始化后，手动触发一次同步，确保所有模块的计数器从一个确定的起点开始运行，而不是从随机的上电值开始。

  3. 数字比较事件同步：这是ePWM模块高级功能（数字比较子模块，DC）的延伸。当配置的模拟比较器或外部数字信号满足特定条件（产生DCAEVT1或DCBEVT1事件）时，可以自动触发一个同步脉冲。这实现了基于反馈信号的“事件驱动型”同步，常用于需要与外部事件实时锁相的应用，比如锁相环（PLL）或谐振变换器的零电压开关（ZVS）同步。

3.2 同步链的建立与相位控制

如何构建一个同步链？通常的步骤是：

  1. 确定主模块：选择一个ePWM模块作为时间基准的源头，例如ePWM1。将其TBCTL[SYNCOSEL]配置为“禁用同步输出”或“直接输出同步脉冲”，并将其EPWMxSYNCO信号连接到下一个模块的EPWMxSYNCI输入（可能是通过芯片内部连接，也可能是外部布线）。
  2. 配置从模块：
    • 使能相位加载：设置TBCTL[PHSEN] = 1。
    • 设置相位偏移量：在TBPHS寄存器中写入你想要的相位值。这里的相位值不是角度，而是计数器计数值。例如，对于上下计数模式，周期TBPRD=1000，想要90°相位差（即1/4周期），则TBPHS应设置为250。
    • 配置同步源：将TBCTL[SYNCOSEL]设置为“使用EPWMxSYNCI作为同步源”。
  3. 同步方向控制（PHSDIR）：这是一个在上下计数模式（Up-Down-Count）下特有的重要位（TBCTL[PHSDIR]）。它决定了在同步事件发生后，计数器从TBPHS值开始计数时的初始方向。
    • PHSDIR = 0：同步后向下计数。
    • PHSDIR = 1：同步后向上计数。
    • 为什么这很重要？在上下计数模式下，波形是对称的，其“相位”不仅由计数器的值决定，也由计数的方向决定。同步瞬间强制指定方向，可以确保多个模块在同步后立即进入正确的波形生成状态，避免因方向不确定导致的半个周期波形畸形。在单纯的向上或向下计数模式下，此位被忽略。

3.3 全局时钟同步（TBCLKSYNC）的陷阱与正确用法

除了模块间的波形同步，ePWM还提供了一个更底层的“原子级”同步功能：全局时间基时钟同步（通过TBCLKSYNC位控制）。它的作用是让所有ePWM模块的TBCLK时钟沿精确对齐启动。

错误做法（我踩过的坑）：在系统初始化时，使能各个ePWM模块时钟后，直接设置TBCLKSYNC=1，然后去配置各个模块的周期、比较值等。这样做可能导致各个模块的计数器从不同的时钟边沿开始计数，即使后续用同步脉冲对齐了相位，它们的计数节奏在微观上也可能有细微的“滑差”，长期运行可能累积误差。

标准且安全的初始化流程：

  1. 通过PCLKCRx寄存器使能所有需要用到的ePWM模块的时钟。
  2. 先将TBCLKSYNC位清零（=0）。这个操作会“冻结”所有已使能时钟的ePWM模块的时基时钟（TBCLK），让它们的计数器停止跳动。
  3. 此时，你可以安全地、从容地配置每一个ePWM模块的所有参数：时基分频（TBCTL[CLKDIV, HSPCLKDIV]）、计数模式（TBCTL[CTRMODE]）、周期值（TBPRD）、比较值（CMPA/CMPB）、动作限定器（AQCTL）等等。因为时钟停了，所以你的配置不会被打断。
  4. 当所有模块的静态参数都配置完毕后，最后一步，再将TBCLKSYNC位置1。这个上升沿命令会同时释放所有ePWM模块的TBCLK，它们将从下一个对齐的时钟边沿开始同步计数。这为后续的软件或硬件同步事件提供了一个干净、一致的起点。

注意：确保所有需要同步的ePWM模块的TBCLK分频设置（TBCTL[CLKDIV]和[HSPCLKDIV]）完全一致。如果分频比不同，即使时钟边沿对齐启动，它们的计数频率也不同，同步就失去了意义。

4. 时基计数器模式：波形对称性的根源

ePWM的时基计数器（TBCTR）有四种工作模式，它直接决定了你最终能生成什么“性格”的PWM波形。选择哪种模式，是你的应用需求决定的。

4.1 向上计数模式（Up-Count）

这是最直观的模式。计数器从0开始，每个TBCLK周期加1，一直计数到周期值TBPRD，然后在下一个时钟瞬间归零，并重新开始。波形图是一个锯齿波。

  • 波形特性：生成非对称（Asymmetric）PWM波形。在一个周期内，脉冲的上升沿和下降沿事件各发生一次。
  • 周期计算：PWM周期 =(TBPRD + 1) * T_tbclk。这里+1是因为计数器会经历从0到TBPRD共（TBPRD+1）个状态。
  • 典型应用：简单的单端控制、LED调光、普通DAC。它的控制逻辑简单，但谐波特性通常不如对称PWM。

4.2 向下计数模式（Down-Count）

与向上计数相反。计数器从TBPRD值开始，每个TBCLK周期减1，一直减到0，然后瞬间重载为TBPRD，重新开始递减。

  • 波形特性：同样生成非对称PWM波形。其波形特性与向上计数模式在数学上是等价的，只是时间的参考零点不同。
  • 周期计算：与向上计数模式相同，(TBPRD + 1) * T_tbclk。
  • 应用场景：某些特定的控制算法或为了与其他向下计数的定时器模块保持逻辑一致时使用。

4.3 上下计数模式（Up-Down-Count）

这是电机控制和数字电源中最常用、也是最强大的模式。计数器从0开始向上计数到TBPRD，然后立即转向，向下计数回0，如此往复。波形图是一个三角波。

  • 波形特性：生成对称（Symmetric）或中心对齐（Center-Aligned）PWM波形。每个PWM周期内，比较匹配事件会发生两次（一次在上升沿，一次在下降沿，如果比较值在0和TBPRD之间）。
  • 周期计算：PWM周期 =2 * TBPRD * T_tbclk。因为计数器经历了从0到TBPRD，再回到0，总共2*TBPRD个状态变化。
  • 核心优势：
    1. 谐波性能优：对称PWM的谐波能量主要集中在开关频率的倍数附近，更容易被滤波器滤除，电磁干扰（EMI）更小。
    2. 适合生成互补PWM：对于半桥或全桥驱动，上下桥臂的PWM通常是互补的。上下计数模式天然地在一个周期内提供了两个可编程的边沿（CAU/CAD, CBU/CBD），非常便于设置死区和实现各种调制策略。
    3. 控制精度：在某些空间矢量调制（SVPWM）算法中，对称PWM能提供更精确的电压矢量合成。

4.4 计数器冻结模式（Frozen）

此模式下，计数器停止在当前值，不再变化。通常用于调试、故障安全状态或低功耗模式。

模式选择实战建议：

  • 对于大多数电机驱动和逆变器应用，首选上下计数模式，以获得最佳的谐波性能和控制便利性。
  • 如果你需要生成一个简单的、边沿可灵活放置的脉冲（例如用于触发ADC采样），向上计数模式可能更直接。
  • 在多模块同步时，务必确保所有需要同步的模块工作在相同的计数模式下，否则相位关系将无法定义。

5. 计数比较与动作限定器：波形生成的画笔与画师

时基计数器提供了画布和时间轴，而计数比较（CC）和动作限定器（AQ）子模块则是你手中的画笔和画师，负责在画布上精确地“作画”——生成你想要的PWM波形。

5.1 计数比较子模块：精准的事件发生器

CC子模块的核心任务很简单：持续对比TBCTR的值与CMPA、CMPB寄存器，相等时就发出“事件”信号。但它有两个至关重要的设计，关乎系统的稳定性和实时性：影子寄存器和加载模式。

影子寄存器（Shadow Register）机制：这是防止PWM波形出现“毛刺”或“撕裂”现象的关键。CMPA和CMPB每个都有两套寄存器：用户写入的影子寄存器和硬件实际使用的活动寄存器。在影子模式下（默认），你软件写入CMPA/CMPB的值，只是更新了影子寄存器，硬件依然使用旧的活动寄存器值进行比较。只有当特定的“加载事件”发生时（如CTR=PRD或CTR=ZERO），影子寄存器的值才会一次性、原子性地拷贝到活动寄存器。

  • 为什么需要这个机制？想象一下，PWM正在运行，TBCTR在快速变化。如果你在TBCTR等于50的时候，直接写CMPA=60，而下一个时钟TBCTR变成51，那么本次周期就可能错过比较匹配，或者产生一个极窄的、不可预测的脉冲。影子寄存器确保了比较值的更新只发生在周期或零点的边界，保证了一个完整的PWM周期内波形是稳定、连续的。
  • 加载模式选择：
    • LOADAMODE=0(CTR=PRD时加载)：在计数器达到周期值时加载。适用于上下计数模式，因为这是计数器改变方向的时刻，加载新值后立即在新的计数方向上生效。
    • LOADAMODE=1(CTR=ZERO时加载)：在计数器归零时加载。适用于向上计数模式，这是新周期的开始。
    • 选择的原则是：确保新值在一个完整的PWM周期开始前就绪。错误的加载点会导致更新延迟一个周期，或产生瞬时异常脉冲。

5.2 动作限定器子模块：事件到动作的翻译官

AQ子模块是ePWM的灵魂所在，它定义了事件的“语义”。它接收来自TB（CTR=PRD, CTR=ZERO）和CC（CTR=CMPA, CTR=CMPB）的事件，并根据当前计数器的方向（CTR_dir，向上或向下），将这些事件翻译成对输出引脚EPWMxA和EPWMxB的动作。

可用的动作：

  • 置高（SET）：强制输出为高电平。
  • 清零（CLEAR）：强制输出为低电平。
  • 翻转（TOGGLE）：输出电平取反。
  • 无操作（Do nothing）：保持当前输出不变。这个选项很重要，它允许事件只用于触发中断或ADC，而不影响PWM输出。

关键配置：AQCTLA和AQCTLB寄存器这两个寄存器分别控制EPWMxA和EPWMxB的输出行为。它们的位域定义了在特定事件发生时，应该执行什么动作。例如：

  • AQCTLA.bit.CAU = AQ_SET表示：当事件“计数器向上计数时等于CMPA”（CTR=CMPA on up）发生时，对EPWMxA执行SET动作。
  • AQCTLA.bit.CAD = AQ_CLEAR表示：当事件“计数器向下计数时等于CMPA”（CTR=CMPA on down）发生时，对EPWMxA执行CLEAR动作。

通过组合不同事件和动作，你可以构造出几乎任何想要的PWM波形。

5.3 事件优先级：当多个事件同时发生时

一个常见但容易被忽略的问题是：如果TBCTR在某个时钟同时匹配了CMPA和TBPRD（在向上计数到TBPRD时，如果CMPA也等于TBPRD），或者软件强制事件与硬件事件同时发生，AQ子模块听谁的？

ePWM硬件定义了严格的事件优先级，优先级高的动作会覆盖优先级低的动作。以最复杂的上下计数模式为例（手册Table 21-9）：

  1. 最高优先级：软件强制事件（SWFSYNC相关动作）。
  2. 第二优先级：与当前计数方向相同的比较事件（如向上计数时的CBU/CAU）。
  3. 第三优先级：周期或零点事件（CTR=PRD或CTR=ZERO，取决于方向）。
  4. 最低优先级：与当前计数方向相反的比较事件（如向上计数时的CBD/CAD）。

这个优先级规则的实际影响：它解释了为什么在配置对称PWM时，我们通常用CAU事件SET，CAD事件CLEAR。因为当CMPA=TBPRD时，在计数器达到峰值（TBPRD）的瞬间，会同时发生CAU（向上匹配CMPA）和CTR=PRD两个事件。根据优先级，CAU（优先级2）高于CTR=PRD（优先级4），所以SET动作会生效，从而能正确输出100%占空比的高电平。如果错误地用CTR=PRD事件来SET，就会被CAU事件覆盖，导致无法达到100%占空比。

6. 典型波形生成配置与代码实战

理论说再多，不如看几个实实在在的例子。下面我将结合手册中的经典波形图，给出配置代码并解释其设计思路。我们假设系统时钟SYSCLK为100MHz，PWM频率目标为100kHz。

6.1 案例一：向上计数，非对称PWM，独立调制（图21-20）

目标：生成两个独立的、高电平有效的非对称PWM波，分别由CMPA和CMPB控制占空比。

波形分析：

  • EPWMxA：在周期开始（CTR=ZERO）时置高，在向上计数匹配CMPA（CTR=CMPA on up）时拉低。
  • EPWMxB：在周期开始（CTR=ZERO）时置高，在向上计数匹配CMPB（CTR=CMPB on up）时拉低。
  • 占空比 = CMPx / (TBPRD + 1)

配置步骤与代码：

// 1. 时基模块配置 EPwm1Regs.TBPRD = 999; // 周期值。PWM频率 = SYSCLK / (TBPRD+1) = 100MHz/1000 = 100kHz EPwm1Regs.TBPHS = 0; // 相位寄存器清零 EPwm1Regs.TBCTR = 0; // 计数器清零 EPwm1Regs.TBCTL.bit.CTRMODE = 0; // 向上计数模式 (TB_COUNT_UP) EPwm1Regs.TBCTL.bit.PHSEN = 0; // 禁用相位加载（单模块或主模块） EPwm1Regs.TBCTL.bit.PRDLD = 1; // 周期寄存器使用影子加载模式（TB_SHADOW） EPwm1Regs.TBCTL.bit.SYNCOSEL = 0; // 禁用同步输出（TB_SYNC_DISABLE） EPwm1Regs.TBCTL.bit.HSPCLKDIV = 0; // 高速时钟分频 = /1 EPwm1Regs.TBCTL.bit.CLKDIV = 0; // 时钟分频 = /1， 因此TBCLK = SYSCLK = 100MHz // 2. 计数比较模块配置 EPwm1Regs.CMPA.half.CMPA = 300; // 初始化CMPA，占空比约30% (300/1000) EPwm1Regs.CMPB = 700; // 初始化CMPB，占空比约70% (700/1000) EPwm1Regs.CMPCTL.bit.SHDWAMODE = 0; // CMPA使用影子寄存器模式 EPwm1Regs.CMPCTL.bit.SHDWBMODE = 0; // CMPB使用影子寄存器模式 EPwm1Regs.CMPCTL.bit.LOADAMODE = 0; // CTR=ZERO时加载CMPA影子值 (CC_CTR_ZERO) EPwm1Regs.CMPCTL.bit.LOADBMODE = 0; // CTR=ZERO时加载CMPB影子值 // 3. 动作限定器模块配置 (核心) // 配置EPWMxA: ZRO时置高， CAU时拉低 EPwm1Regs.AQCTLA.bit.ZRO = 1; // AQ_SET (值为1) EPwm1Regs.AQCTLA.bit.CAU = 2; // AQ_CLEAR (值为2) // 配置EPWMxB: ZRO时置高， CBU时拉低 EPwm1Regs.AQCTLB.bit.ZRO = 1; // AQ_SET EPwm1Regs.AQCTLB.bit.CBU = 2; // AQ_CLEAR // 4. 运行中更新占空比（在中断或主循环中） EPwm1Regs.CMPA.half.CMPA = new_duty_a; // 写入新值到CMPA影子寄存器，下个周期生效 EPwm1Regs.CMPB = new_duty_b; // 写入新值到CMPB影子寄存器

关键点：LOADAMODE选择在CTR=ZERO时加载，这与向上计数模式下新周期从零开始的特点完美契合。AQ配置清晰地定义了波形边沿。

6.2 案例二：上下计数，对称PWM，互补输出带死区（图21-24）

目标：生成一对互补的、带死区的对称PWM波，用于驱动半桥。EPWMxA低电平有效，EPWMxB高电平有效，通过CMPA和CMPB的差值形成死区。

波形分析：

  • 上下计数模式，计数器像三角波一样运行。
  • EPWMxA：在计数器向上匹配CMPA（CAU）时置高，在向下匹配CMPA（CAD）时拉低。因此，EPWMxA的低电平时间与CMPA值成正比。
  • EPWMxB：在计数器向上匹配CMPB（CBU）时拉低，在向下匹配CMPB（CBD）时置高。因此，EPWMxB的高电平时间与CMPB值成正比。
  • 死区时间：由于EPWMxA在CMPA点拉低，EPWMxB在CMPB点置高，如果CMPB > CMPA，则EPWMxB的上升沿将滞后于EPWMxA的下降沿，形成一段两者都为低电平的死区时间。死区时间 =(CMPB - CMPA) * T_tbclk。
  • 占空比计算：对于EPWMxA（低有效），其高电平（实际开关管导通）时间对应计数器从CMPA到CMPA（一个来回）？不对。仔细分析：在对称PWM中，一个开关管（下管）的导通时间通常对应脉冲的“高电平”宽度。对于EPWMxA（配置为低有效），我们希望开关管在脉冲“低电平”时导通。因此，我们需要计算的是低电平的宽度。在上下计数模式下，一个周期内，低电平时间是从CAD事件（拉低）到CAU事件（置高）的时间间隔。这等于2 * (TBPRD - CMPA) * T_tbclk。占空比 =(TBPRD - CMPA) / TBPRD。同理，EPWMxB（高有效）的占空比 =CMPB / TBPRD。

配置步骤与代码：

// 1. 时基模块配置 EPwm1Regs.TBPRD = 500; // 周期值。PWM频率 = SYSCLK / (2*TBPRD) = 100MHz/(2*500)=100kHz EPwm1Regs.TBPHS = 0; EPwm1Regs.TBCTR = 0; EPwm1Regs.TBCTL.bit.CTRMODE = 2; // 上下计数模式 (TB_COUNT_UPDOWN) EPwm1Regs.TBCTL.bit.PHSEN = 0; EPwm1Regs.TBCTL.bit.PRDLD = 1; EPwm1Regs.TBCTL.bit.SYNCOSEL = 0; EPwm1Regs.TBCTL.bit.HSPCLKDIV = 0; EPwm1Regs.TBCTL.bit.CLKDIV = 0; // 2. 计数比较模块配置 EPwm1Regs.CMPA.half.CMPA = 450; // 设置CMPA，用于控制EPWMxA（下管）的关断时刻 EPwm1Regs.CMPB = 470; // 设置CMPB，且CMPB > CMPA，用于控制EPWMxB（上管）的导通时刻，差值20对应死区 EPwm1Regs.CMPCTL.bit.SHDWAMODE = 0; EPwm1Regs.CMPCTL.bit.SHDWBMODE = 0; EPwm1Regs.CMPCTL.bit.LOADAMODE = 0; // 在CTR=ZERO时加载（上下模式常用） EPwm1Regs.CMPCTL.bit.LOADBMODE = 0; // 3. 动作限定器模块配置 // EPWMxA: CAU置高， CAD拉低 （低有效PWM，因此开关管在信号为低时导通） EPwm1Regs.AQCTLA.bit.CAU = 1; // AQ_SET EPwm1Regs.AQCTLA.bit.CAD = 2; // AQ_CLEAR // EPWMxB: CBU拉低， CBD置高 （高有效PWM，因此开关管在信号为高时导通） EPwm1Regs.AQCTLB.bit.CBU = 2; // AQ_CLEAR EPwm1Regs.AQCTLB.bit.CBD = 1; // AQ_SET // 4. 运行中更新（例如在PID中断中） // 假设计算得到新的下管占空比 duty_a (0.0 ~ 1.0) 和死区时间 dead_time_ticks uint16_t new_cmpa = EPwm1Regs.TBPRD * (1.0 - duty_a); // 计算CMPA值 uint16_t new_cmpb = new_cmpa + dead_time_ticks; // CMPB = CMPA + 死区 // 确保值在有效范围内 if(new_cmpb > EPwm1Regs.TBPRD) new_cmpb = EPwm1Regs.TBPRD; if(new_cmpa > EPwm1Regs.TBPRD) new_cmpa = EPwm1Regs.TBPRD; EPwm1Regs.CMPA.half.CMPA = new_cmpa; EPwm1Regs.CMPB = new_cmpb;

避坑指南：

  1. 死区计算：上述代码通过CMPA和CMPB的差值生成死区。务必确保CMPB >= CMPA，否则死区为负，会导致上下管直通。在实际应用中，死区时间需要根据开关管的开关特性（开通延迟、关断延迟）来精确计算。
  2. 影子加载点：在上下计数模式中，加载点选在CTR=ZERO是安全的。如果你选在CTR=PRD，并且CMPA/CMPB的值等于0或TBPRD，可能会因为事件优先级和加载时机问题，导致一个周期内没有脉冲或脉冲异常。手册中明确建议：如果在CTR=ZERO加载，则CMPA/CMPB值应大于等于1；如果在CTR=PRD加载，则CMPA/CMPB值应小于等于TBPRD-1。
  3. 互补输出极性：上述配置是“低有效-高有效”互补。你也可以配置成“高有效-低有效”，只需交换AQCTLA和AQCTLB中的SET/CLEAR动作即可。选择哪种取决于你的驱动芯片（如IR2110）的输入逻辑。

7. 高级话题与常见问题排查

即使理解了基本原理和配置，在实际调试中还是会遇到各种光怪陆离的问题。下面分享一些我积累的经验和排查思路。

7.1 影子寄存器更新不及时导致的“滞后”现象

问题描述：你在中断里更新了CMPA的值，但PWM波形的占空比要等到两个周期后才改变。根本原因：你更新的是影子寄存器，但加载事件（CTR=PRD或ZERO）还没到来。在上下计数模式下，一个完整的电气周期包含两个计数过程（上和下）。如果你在计数器向上计数时更新了影子寄存器，加载事件发生在下一个CTR=ZERO点，那么新的比较值将在下一个完整周期才生效。从更新到生效，最多可能延迟近两个PWM周期。解决方案：

  1. 理解并接受这是正常机制，在控制环路设计时考虑这一延迟。
  2. 如果对实时性要求极高，可以考虑使用立即加载模式（CMPCTL[SHDWAMODE]=1）。但这有风险，必须确保你的更新操作与TBCTR的匹配点错开，通常需要在特定的、安全的时刻（如CTR=0附近）通过软件严格同步地更新。

7.2 同步事件导致比较事件“丢失”

问题描述：在从模块中，配置了同步输入，但发现同步后第一个周期的PWM波形异常，比如该有的脉冲没出现。根因分析：如手册Figure 21-12下的注释所言，外部同步事件（EPWMxSYNCI）会导致TBCTR被强制重载为TBPHS。这个“跳跃”可能使得TBCTR直接跳过本应发生比较匹配的数值区间。例如，同步前TBCTR=100，CMPA=150，正在向上计数。同步脉冲到来，TBCTR被瞬间加载为TBPHS=10。那么从100到150这个区间就被跳过了，CTR=CMPA事件也就不会发生。应对策略：

  1. 设计时规避：在需要精确相位同步的应用中，尽量将同步点（通过主模块的周期事件触发）与从模块的CMPA/CMPB匹配点错开。例如，让主模块在CTR=PRD时发出同步脉冲，而从模块的CMPA值不要设置在0或TBPRD附近。
  2. 软件补偿：如果无法规避，可以在同步事件中断中，检查当前TBCTR与CMPx的关系，如果判断会丢失事件，则通过软件强制（AQSFRC寄存器）立即产生一个对应的动作来弥补。

7.3 如何实现0%-100%的全范围占空比控制

这是一个非常实际的需求，比如在电机启动时需要输出0转矩（0%占空比），在制动时需要全占空比。但直接设置比较值等于0或TBPRD，在上下计数模式下可能会因为事件优先级和加载时机问题导致控制不线性。推荐配置（针对上下计数模式，对称PWM）：

  • 目标：EPWMxA输出，低有效，占空比从0%到100%线性可调。
  • 配置：
    • 动作：CAU = CLEAR,CAD = SET。（这意味着信号在CAU时变低，在CAD时变高，开关管在信号为低时导通）。
    • 加载点：CTR=ZERO时加载CMPA影子寄存器。
    • 关键技巧：占空比duty（0.0 ~ 1.0）到CMPA值的映射为：CMPA = TBPRD * (1.0 - duty)。
    • 边界处理：
      • 当duty=0%时，CMPA = TBPRD。此时CAU和CAD事件都发生在计数器峰值点（CTR=PRD）。根据优先级，CAU（CLEAR）事件优先级高于CTR=PRD，而CAD（SET）事件发生在向下计数匹配TBPRD时。最终效果是整个周期输出高电平（因为SET在周期末尾，CLEAR在周期开始，但被覆盖？）。实际上，需要结合事件优先级仔细分析。更稳健的方法是：将duty=0%映射为CMPA = TBPRD - 1，duty=100%映射为CMPA = 1。这样永远能保证至少有一个TBCLK宽度的脉冲（或空白），避免了边界条件的异常。手册也推荐了这种方法。

7.4 调试技巧与工具使用

  1. 寄存器查看：在CCS的寄存器视图中，重点关注TBCTR（实时计数器值）、CMPA/CMPB（活动寄存器值，而非影子寄存器）、以及AQCTLA/AQCTLB。确保它们的值符合预期。
  2. 示波器抓取同步信号：如果多相不同步，用示波器同时抓取主模块的EPWMxSYNCO输出和从模块的EPWMxA输出。观察同步脉冲边沿与从模块PWM波形的起始点（相位）关系，看TBPHS设置是否生效。
  3. 利用软件强制同步（SWFSYNC）：在调试初期，可以先禁用硬件同步，在代码中手动触发TBCTL[SWFSYNC]=1，观察单个模块的波形是否正常。然后再逐步添加同步逻辑。
  4. 检查时钟分频：确保所有同步模块的TBCTL[CLKDIV]和[HSPCLKDIV]设置一致。不一致的时钟频率是同步失败的常见原因。

ePWM模块是一个功能极其丰富的硬件外设，本文涵盖的仅是其中最核心的同步、计数和波形生成部分。在实际项目中，你还需要结合死区模块（DB）生成硬件死区，利用事件触发（ET）模块精确定时ADC采样，以及配置Trip-Zone（TZ）模块实现毫秒级响应的硬件保护。每一个子模块都值得深入探索。我的经验是，先把本文所述的TB、CC、AQ这三个核心子模块的联动关系吃透，像搭积木一样理解它们如何构成各种PWM波形。有了这个坚实的基础，再去学习DB、ET、TZ等模块，就会感觉它们是在这个坚实框架上添加的、功能强大的“插件”，整个ePWM的知识体系也就融会贯通了。最后记住，多动手写代码，多结合示波器观察波形，遇到问题回头仔细琢磨手册中的时序图，这才是掌握ePWM最快、最扎实的路径。