从C6455到C6474：DSP多核启动、安全启动与电源管理迁移实战

1. 项目概述：从单核到多核的启动与功耗管理跃迁

在嵌入式DSP系统开发中，尤其是通信基础设施、雷达信号处理或高性能工业控制领域，项目的升级换代往往意味着核心处理器的迁移。我曾主导过一个从TI TMS320C6455单核DSP平台升级到TMS320C6474三核DSP平台的通信基站项目。这次迁移远不止是简单的芯片替换，它涉及到系统启动流程的彻底重构、电源管理策略的重新设计，以及如何利用新平台的安全特性来加固整个系统。Bootloader和电源管理，这两个在单核时代可能被视为“配套功能”的模块，在多核、高性能的C6474平台上，直接决定了系统的可靠性、安全性和能效比。

C6455作为经典的1.2GHz单核DSP，其Bootloader设计相对直接，主要解决“把代码从外部搬进来并跑起来”的问题。而C6474作为面向通信基础设施的三核DSP，其设计目标是在保证极高数据吞吐量的同时，满足电信级设备对安全性、可靠性和功耗的严苛要求。因此，它的Bootloader进化出了安全启动、多核协同引导等高级特性；其电源管理也从简单的模块开关，演进为包含电压动态调节、多时钟/电源域精细控制的复杂体系。如果你正在规划类似的平台升级，或者在新项目中直接选用C6474，那么吃透这两部分的设计差异和实现细节，将是项目成功的关键。本文将基于我的实际迁移经验，为你深入拆解C6455到C6474在Bootloader与电源管理上的核心变化、实操要点以及那些手册上不会写的避坑指南。

2. Bootloader能力深度解析与迁移实战

Bootloader是DSP上电后运行的第一段代码，其稳定性和灵活性至关重要。C6455和C6474的Bootloader设计哲学一脉相承，都是通过复位时采样特定GPIO引脚的状态来决定启动模式，但C6474在广度、深度和安全性上进行了全面增强。

2.1 启动模式对比与选型策略

首先，我们直观对比两款芯片的启动能力。C6455提供了6种基本启动模式，而C6474则提供了11种，并且每一种都可以工作在“公开模式”或“安全模式”下。

表：C6455与C6474 Bootloader模式对比

特性TMS320C6455TMS320C6474迁移注意要点
模式数量6种11种（均支持安全/公开模式）C6474选择更多，需重新评估最适合应用的模式。
无启动支持。跳转到L2 SRAM的0x0800000h。支持。跳转到L2 SRAM的0x0800000h。行为一致，用于直接调试或从仿真器加载。
主机启动支持HPI或PCI。主机加载代码后触发DSP中断启动。不支持。C6474取消了HPI和PCI接口。重大变更。若原设计依赖HPI/PCI启动，必须寻找替代方案，如通过EMAC或SRIO进行二次引导。
EMIF启动支持8位EMIF（CE3空间）。不支持。C6474取消了异步EMIF接口。重大变更。最常见的Nor Flash启动方式在C6474上不可用。需改用I2C EEPROM、SPI Flash（需转换）或EMAC网络启动。
I2C主模式支持，从设备地址固定为0x50。支持，扩展为两个从设备地址：0x50 和0x51。兼容性提升。若系统中有多个I2C引导设备，可利用0x51地址区分，无需额外的地址选择电路。
I2C从模式支持。支持。行为一致，用于由外部主控制器（如MCU）进行代码加载。
SRIO启动支持多种配置。支持多种配置。行为基本一致，是替代HPI/PCI进行高速加载的优秀选择。
EMAC启动不支持。新增。支持主模式、从模式、强制链路模式。重大增强。为网络化设备提供了远程升级和批量生产的便捷手段。需配套设计TFTP服务器或专用的主机加载工具。

启动模式选择实操心得：在C6455上，EMIF启动因其简单可靠（一颗Nor Flash即可）而被广泛使用。迁移到C6474，这个选项没有了，我们必须寻找替代方案。我的经验是：

  1. 对于量产产品：I2C EEPROM启动是首选。成本低，电路简单，C6474支持两个从地址也增加了灵活性。需要注意I2C总线速率在Boot阶段较低，加载大镜像（如包含多个核心的完整应用）时间较长，需在产品启动时间要求内进行评估。
  2. 对于高端或需要远程维护的产品：EMAC网络启动极具价值。它允许通过以太网口加载镜像，极大方便了工厂烧录和现场升级。在“强制链路模式”下，即使对端PHY未初始化，Bootloader也能强制发出数据包，适应性更强。
  3. 对于多DSP互联系统：SRIO启动优势明显。可以利用系统中已有的SRIO互连进行加载，无需额外的存储器件。

2.2 安全启动机制详解与实施流程

安全启动是C6474相较于C6455最显著的升级，旨在防止固件被篡改或逆向工程。它通过硬件熔丝（EFUSE）实现两级安全：片上内存安全和启动镜像加密。

2.2.1 片上内存安全此功能通过烧写一个特定的EFUSE位来启用。一旦启用：

  • 内部存储不可见：包括L1P、L1D、L2以及片上ROM的内容，都无法通过任何外部访问手段（包括JTAG仿真器）读取。这保护了核心算法和知识产权。
  • 外部存储不保护：存储在外部DDR2中的代码和数据不受此保护。因此，安全的做法是将核心校验算法或关键代码段放在内部RAM中运行。
  • 不可逆：EFUSE一旦烧写，无法恢复。因此必须在芯片生产测试阶段或产品量产编程时，经过严格确认后才能操作。

重要提示：启用内存安全后，将无法再通过JTAG调试器查看和修改内部内存，给后期调试带来极大困难。因此，建议的开发流程是：前期在“公开”芯片上完成所有软件调试和验证；最终量产版本才在安全芯片上测试和运行。

2.2.2 启动镜像加密此功能在内存安全的基础上，进一步对传输中的代码进行保护。

  1. 密钥协商：用户与TI协商一个唯一的密钥。
  2. 密钥烧录：在生产测试时，将该密钥通过EFUSE编程到芯片内部。EFUSE是一次性可编程的，密钥一旦写入，无法从外部读取。
  3. 镜像加密：用户在发布固件前，使用标准的DES算法（后续型号可能支持更先进的算法）和上述密钥，对Bootloader要加载的二进制镜像进行加密。
  4. 运行时解密：C6474的Bootloader在安全启动模式下，会利用芯片内EFUSE中的密钥，自动对从外部存储（如I2C EEPROM）读取的加密镜像进行解密，然后再写入内存执行。整个过程对用户应用程序透明。

安全启动配置流程：

  1. 联系TI：安全启动是一项需要授权的功能，必须通过TI的销售或技术支持渠道申请，获取密钥编程和镜像加密工具。
  2. 准备测试芯片：使用未烧写安全EFUSE的芯片进行所有功能测试。
  3. 生成加密镜像：使用TI提供的工具，结合你的密钥，对.out或.bin文件进行加密，生成一个专用于安全启动的镜像文件。
  4. 生产编程：在量产环节，先通过JTAG或其他方式对芯片进行EFUSE编程（写入安全位和密钥），然后将加密镜像烧录到外部启动存储器中。
  5. 验证：上电测试，确保系统能正常安全启动。

2.3 多核启动流程与“魔法地址”机制

C6474是三核DSP，其启动流程比单核的C6455复杂。在安全启动模式下，三个核心的协同工作流程如下：

  1. 复位释放：系统复位释放后，三个C64x+核心同时开始执行安全ROM中的代码。
  2. 核心0主导：ROM代码会进行内部RAM页的分配。随后，只有Core 0继续执行Bootloader主体流程，负责初始化系统、从外部设备加载加密镜像、进行身份验证和解密。Core 1和Core 2在此阶段进入等待状态。
  3. 镜像加载与解密：Core 0完成上述所有工作。
  4. 核心释放：当安全加载和解密完成后，Core 0通过写一个特定的“释放”寄存器来唤醒Core 1和Core 2。
  5. 执行跳转：Core 0从Boot Table中定义的入口地址开始执行。Core 1和Core 2则跳转到所谓的“魔法地址”执行。

“魔法地址”的配置： 这是多核启动的关键。魔法地址由复位时采样GPIO5引脚（即L2_CONFIG）的状态决定：

  • 当L2_CONFIG = 1：Core 1和Core 2的魔法地址均为0x8FFFFFC。
  • 当L2_CONFIG = 0：Core 1的魔法地址为0x8FFFFFC，Core 2的魔法地址为0x087FFFFC。

实操要点与常见问题：

  • 地址对齐：魔法地址是一个32位字地址。你需要将Core 1和Core 2的入口指令（通常是一条跳转到其各自主函数的B指令）预先存放在这个地址。编译器或链接器不会自动帮你做这件事。
  • 链接器命令文件配置：你需要在链接器命令文件（.cmd）中，显式地将Core 1和Core 2的启动代码段分配到对应的魔法地址。例如：
    // 假设 L2_CONFIG = 0 SECTIONS { .core1_start: load = 0x8FFFFFC, type = DSECT // Core1的魔法地址 .core2_start: load = 0x87FFFFC, type = DSECT // Core2的魔法地址 .core0_entry: > L2_SRAM // Core0的入口，由Boot Table定义 .text > L2_SRAM .data > L2_SRAM // ... 其他段 }
    然后在汇编启动文件中，将跳转指令放在对应的段内。
  • 同步问题：确保Core 0在初始化完共享资源（如DDR2控制器、片内互连）后再释放Core 1和Core 2。否则，其他核心可能访问到未初始化的硬件，导致不可预知的行为。
  • 公开模式下的多核启动：在公开（非安全）启动模式下，流程类似，只是省去了认证和解密步骤。多核同步和魔法地址机制依然适用。

3. 电源管理架构演进与精细控制实践

从C6455到C6474，电源管理从“粗放式”的模块开关，进化为“精细化”的域控制与动态调压，这是应对三核高性能下功耗挑战的必然选择。

3.1 电源管理方案对比

C6455的电源管理手段相对传统，主要包括：

  • 核心级：通过CPU特殊指令（如IDLE）和寄存器控制核心及内部存储器的低功耗状态。
  • PLL控制：通过PLLCTL寄存器开关主PLL。
  • 外设时钟门控：通过PERCFG0/1寄存器控制外设时钟，关闭不用外设的时钟以省电。
  • 外使能引脚：部分外设有独立的使能引脚，拉低可彻底关闭其电源域（需复位才能重新开启）。
  • 专用控制：EMACCFG和EMUBUFPD寄存器分别控制EMAC RMII逻辑和仿真跟踪引脚的缓冲器电源。

C6474引入了更先进的体系：

  • 核心与存储器控制：保留并增强了CPU指令级的电源控制。
  • PSC模块：这是最核心的改进。引入了全局电源睡眠控制器和本地电源睡眠控制器，可以独立地开关每个外设或功能模块（如VCP2、TCP2、SRIO、AIF等）的时钟和电源域。
  • SmartReflex技术：一种创新的核心电压动态调节技术，能根据芯片的工艺偏差和实时工作状态，动态优化核心电压，在保证性能的同时显著降低功耗。
  • 多电源/时钟域：C6474清晰地划分了6个电源域和12个时钟域，为精细化管理提供了硬件基础。

表：C6455与C6474电源管理选项对比

选项控制方式控制对象C6455C6474说明
ACPU特殊指令/寄存器DSP核心 + 内部存储器支持支持基础功能，两者相同。
BPLLCTL寄存器主PLL (PLL1)支持支持基础功能，两者相同。
C外设使能引脚外设模块支持不支持C6474取消了外设使能引脚，统一由PSC管理。
DPERCFG0/1寄存器外设模块时钟支持不支持被PSC模块取代。
EEMACCFG寄存器EMAC RMII逻辑支持不支持C6474的EMAC为SGMII接口，功耗管理集成在PSC中。
FEMUBUFPD寄存器跟踪引脚缓冲器支持不支持功能可能集成在其他模块中。
GGPSC/LPSC寄存器独立外设/模块不支持支持C6474新增核心机制，实现模块级开关。
HSmartReflex核心电压(VDD)不支持支持C6474新增核心技术，实现动态电压调节。

3.2 PSC模块详解与软件控制流程

PSC是C6474电源管理的执行机构。GPSC管理电源域的开关，LPSC管理时钟域的开关。一个模块可能同时属于一个电源域和一个时钟域。

C6474电源域与时钟域示例：

  • 电源域0 (AlwaysOn)：包含三个C64x+核心、L1/L2存储器、大部分外设逻辑和I/O。核心和L1/L2可通过软件进入低功耗状态，其余部分常开。
  • 电源域1-5：分别对应AIF、RapidIO、RAC、TCP、VCP等大型模块。这些域可以独立地被关闭或置于保持状态（RAM内容保留）。
  • 时钟域0-2：分别对应三个核心的RSA（实时系统分析）单元，可软件控制。
  • 时钟域3-5：对应三个C64x+核心，常开。
  • 时钟域6-10：对应AIF、RapidIO、RAC、TCP、VCP等模块，可软件控制。
  • 时钟域11：包含PSC自身、其他外设和PLL，常开。

通过PSC控制一个模块的典型流程（以关闭VCP2为例）：

  1. 检查模块状态：读取该模块对应的LPSC状态寄存器，确认其处于SWRSTDISABLE（软件复位禁用，即正常活动）状态。
  2. 发起模块禁用请求：向该模块的LPSC控制寄存器写入命令，将其状态切换为DISABLE。PSC硬件会开始执行模块的时钟关闭序列。
  3. 轮询状态：持续读取LPSC状态寄存器，等待其变为DISABLE，表示模块时钟已成功关闭。
  4. 关闭电源域：如果该模块独占一个电源域（如VCP2属于电源域5），且确认域内所有模块都已禁用，则可以通过GPSC关闭该电源域，实现静态漏电功耗的节省。
  5. 重新使能流程：顺序相反，先通过GPSC打开电源域，再通过LPSC将模块状态从DISABLE切回SWRSTDISABLE，最后释放软件复位。

代码示例（伪代码）：

// 假设 VCP2 对应 LPSC #8, 电源域 PD5 void disable_vcp2(void) { // 1. 检查当前状态 while ((LPSC_REG(8) & MODULE_STATE_MASK) != MODULE_SWRSTDISABLE); // 2. 发起禁用 LPSC_REG(8) = MODULE_DISABLE_REQ; // 3. 轮询直到禁用完成 while ((LPSC_REG(8) & MODULE_STATE_MASK) != MODULE_DISABLE); // 4. 可选：关闭电源域5 (需确保域内其他模块也已禁用) if (is_power_domain_idle(5)) { GPSC_REG(5) = POWER_DOMAIN_OFF; } } void enable_vcp2(void) { // 1. 使能电源域5 GPSC_REG(5) = POWER_DOMAIN_ON; while (!is_power_domain_stable(5)); // 2. 使能模块时钟 LPSC_REG(8) = MODULE_ENABLE_REQ; // 从DISABLE切换到SWRSTDISABLE while ((LPSC_REG(8) & MODULE_STATE_MASK) != MODULE_SWRSTDISABLE); // 3. 现在可以配置和使用VCP2了 }

3.3 SmartReflex原理与硬件设计考量

SmartReflex是C6474的一大亮点。它通过在芯片生产测试时，测量每个芯片在特定频率下的实际性能，并将一个代表最佳工作��压的编码“熔断”到芯片的EFUSE中。系统上电后，电源管理IC读取这个编码，并为该芯片提供精确优化的核心电压，而不是一个固定的、保守的电压值。

这样做的好处是：

  • 降低功耗：避免了因工艺偏差而给所有芯片统一施加过高电压，平均可显著降低动态和静态功耗。
  • 保证良率：确保在工艺角（process corner）较差的芯片上，也能通过适当提高电压来稳定运行在标称频率。
  • 简化电源设计：虽然需要一颗可编程的电源管理芯片，但它减少了因电压裕量设计不足带来的风险。

硬件设计注意事项：

  1. 电源管理IC选择：必须选择支持I2C或PMBus等数字接口，并能根据输入编码动态调整输出电压的电源芯片。TI有配套的电源管理方案可供参考。
  2. EFUSE读取：C6474上电后，会通过特定的I2C或GPIO接口，将电压编码发送给电源管理IC。硬件设计必须正确连接这条通信链路。
  3. 电压范围：C6474的核心电压（CVDD）工作范围是0.9V - 1.2V。电源管理IC的输出必须能覆盖这个范围，并且调整步进要足够精细。
  4. 时序要求：核心电压必须在芯片释放复位之前稳定在EFUSE指定的正确值。需要仔细检查电源管理IC的上电、编程和输出稳定时序。

软件配置：对于大多数应用，SmartReflex是自动进行的，无需软件干预。软件需要做的，是在系统初始化时，确保与电源管理IC通信的I2C外设或GPIO已经正确配置，以便芯片能顺利发送电压编码。这部分配置通常在Bootloader或最开始的硬件初始化代码中完成。

4. 复位时钟模式与电源供应设计差异

Bootloader和电源管理的正常工作，离不开正确的时钟和电源供应。这两款芯片在复位时的默认时钟行为以及电源需求上有重要区别，直接影响硬件设计。

4.1 PLL与时钟初始化对比

表：C6455与C6474复位时钟模式对比

特性TMS320C6455TMS320C6474迁移影响与设计要点
PLL1输入频率33.3 - 66.6 MHz40 - 62.5 MHz需更换晶振或时钟源。C6474要求更高的最低输入频率。
AIF时钟要求不适用61.44/122.88/153.6 MHz如果使用AIF接口，必须提供精确的上述时钟之一，通常来自专用晶振或时钟发生器。
PLL1复位模式旁路旁路一致。芯片刚上电时，PLL未锁定，使用输入时钟直接驱动。
时钟源选择固定由CORECLKSEL引脚选择新增硬件配置。此引脚决定PLL1的参考时钟是来自SYSCLKP/N还是ALTCORECLKP/N。
可编程分频器复位值D4=8, D5=4D11=10, D13=6软件需修改。在Bootloader或初始化代码中调整PLL配置时，分频器寄存器地址和默认值都变了。
PLL2输入频率12.5 - 26.7 MHz40 - 66.7 MHz需更换DDR时钟源。C6474的DDR2 PHY要求更高的参考时钟。
PLL2复位模式x20, /2 (等效x10)x10 (固定)C6474的PLL2是固定倍频，简化了设计。
PLL2输出分频D1可编程为2或5无输出分频器C6474的DDR时钟直接由PLL2输出提供，软件无法再分频。

实操要点：

  • 时钟树重设计：迁移到C6474，几乎需要重新设计整个时钟树。你需要为SYSCLK和DDRREFCLK提供符合新频率范围的差分时钟源。对于使用AIF的应用，还需要第三路时钟。
  • Bootloader的影响：注意，Bootloader在运行时可能会根据所选模式改变PLL配置。例如，在某些模式下，Bootloader会主动配置PLL1为x16倍频模式。因此，你的应用软件在初始化系统时钟时，不能简单假设PLL处于复位默认状态，最好先读取PLL配置寄存器，了解当前状态后再进行修改。
  • 差分时钟布局：C6474的时钟输入是差分的（如SYSCLKP/N），这对PCB布局提出了更高要求，需要按差分信号规则走线，保证长度匹配和阻抗控制，以增强抗噪性。

4.2 电源供应方案调整

电源设计是硬件迁移的重中之重。

表：C6455与C6474电源需求对比

电源域TMS320C6455TMS320C6474迁移设计要点
核心电压 (CVDD)1.2V 或 1.25V (取决于速率等级)0.9V - 1.2V (SmartReflex动态调节)最大变化。C6455是固定电压，C6474是动态可调电压。必须使用支持数字编程的电源管理IC。
I/O电压 (DVDD)3.3V取消C6474取消了3.3V LVCMOS接口，相关电平转换电路需移除或更改。
DDR2 I/O电压1.8V1.8V保持不变。
其他I/O电压1.8V (部分I/O)， EMAC可选1.5V1.8VC6474的通用I/O统一为1.8V。
SERDES电压不适用1.1V新增。为AIF、EMAC (SGMII)、SRIO的SerDes模块供电，对噪声非常敏感，需要特别干净的电源和滤波。

电源设计实战经验：

  1. 核心电源设计：这是最大的挑战。你需要选择一颗支持I2C/PMBus的降压控制器，例如TI的TPS650xx系列。设计时，需严格按照C6474数据手册和硬件设计指南中的时序要求：在芯片复位信号释放之前，核心电压必须已经稳定在SmartReflex EFUSE编码所指定的准确电压值上。通常的流程是：PMIC先上电输出一个安全电压（如1.0V），然后通过I2C读取C6474的电压编码，再调整输出至目标电压，最后才释放C6474的复位。
  2. 电源时序：除了CVDD，其他电源（如1.8V DVDD， 1.1V SerDes）的上电、下电时序也有要求。一般原则是：核心电压应在I/O电压之前或同时建立，晚于或同时关闭。必须仔细查阅数据手册中的“Power Sequencing”章节。
  3. SerDes电源滤波：1.1V SerDes电源的纹波和噪声必须控制在极低水平（通常是几十mV以内），否则会导致高速串行链路（如SRIO）误码率飙升。建议采用多级滤波，包括大电容储能、磁珠隔离、以及紧贴芯片管脚放置的高频去耦电容（如0.1uF和0.01uF组合）。
  4. 功耗与散热估算：C6474三核全速运行功耗显著高于C6455。虽然SmartReflex优化了能效比（C6474约4.0 MIPS/mW vs C6455约2.9 MIPS/mW），但总功耗仍可能达到7W甚至更高。必须重新进行热设计，评估是否需要加强散热片或主动散热。

5. 迁移实操清单与常见问题排查

将系统从C6455迁移到C6474，在Bootloader和电源管理方面，可以遵循以下清单式步骤，并注意常见陷阱。

5.1 硬件设计检查清单

  1. [ ]时钟电路：确认已更换为符合C6474频率要求的差分时钟源（SYSCLK, DDRCLK）。若使用AIF，确认其专用时钟源。
  2. [ ]核心电源：确认使用可编程PMIC，且其I2C/控制链路与C6474连接正确。验证上电时序满足要求。
  3. [ ]I/O电源：确认已移除3.3V电源轨，并为1.8V和1.1V SerDes电源设计好滤波电路。
  4. [ ]启动配置引脚：正确连接BOOTMODE[3:0](GPIO[3:0])、CFG[3:0](GPIO[11:8]) 和L2_CONFIG(GPIO5) 到固定电平或拨码开关。
  5. [ ]存储接口：移除与C6455 EMIFA连接的Nor Flash电路。根据选定的新启动模式（I2C/EMAC/SRIO），设计对应的存储或接口电路。
  6. [ ]散热设计：根据最大功耗评估，更新散热方案。

5.2 软件移植与配置清单

  1. [ ]Bootloader镜像：根据新选择的启动模式（如I2C），使用hex6x工具生成正确的引导表。如果启用安全启动，需联系TI获取加密工具和流程。
  2. [ ]链接器命令文件：修改.cmd文件，正确分配Core 0入口以及Core 1/Core 2的“魔法地址”段。
  3. [ ]系统初始化代码：
    • 重写PLL初始化代码，参照C6474的寄存器定义（PLL1CTL,PLL1DIV11,PLL1DIV13等）。
    • 移除所有���对C6455特有外设（HPI, PCI, EMIFA, UTOPIA）的初始化代码。
    • 若使用PSC管理外设功耗，添加对应模块的使能/禁用流程。
  4. [ ]电源初始化：在初始化早期，添加配置I2C以支持SmartReflex电压编码读取的代码（如果PMIC通信需要DSP软件参与）。
  5. [ ]多核代码：重构应用，将任务合理拆分到三个核心。使用硬件信号量（Semaphore）或共享内存进行核间通信与同步。

5.3 常见问题与排查技巧

问题1：系统无法启动，一直停留在Bootloader阶段。

  • 排查：
    • 检查启动模式引脚：用万用表或示波器测量GPIO[3:0]在复位时的电平，确保与软件配置的启动模式一致。上拉/下拉电阻可能虚焊或错误。
    • 检查时钟：测量SYSCLK差分对是否有时钟信号，频率是否在40-62.5MHz范围内，幅值是否正常。
    • 检查核心电压：测量CVDD电压，是否在SmartReflex要求的范围内（0.9-1.2V），并且稳定无大幅纹波。确认PMIC已成功读取电压编码并输出正确电压。
    • 检查启动介质：如果是I2C启动，用逻辑分析仪抓取I2C总线，看Bootloader是否发出了正确的设备地址（0x50或0x51）和读取命令。确认EEPROM内容是否正确烧写。
    • 查看仿真器：连接仿真器，在Bootloader起始地址（ROM地址）设置断点，看PC指针能否停住。如果不能，可能是电源、时钟或复位问题。如果能，则单步跟踪，看在哪一步出错。

问题2：启用安全启动后，仿真器无法连接或无法查看内存。

  • 排查：这是正常现象。确认EFUSE已编程安全位。调试需要使用非安全芯片，或者通过安全芯片的“非安全调试模式”（如果支持且已启用）进行有限调试。量产固件测试必须在安全芯片上进行功能测试。

问题3：多核系统中，某个核心没有跑起来。

  • 排查：
    • 检查魔法地址：确认L2_CONFIG引脚电平与软件中魔法地址的定义匹配。确认该核心的启动代码（跳转指令）已正确链接到魔法地址。
    • 检查核间同步：在Core 0的代码中，检查释放其他核心的指令是否被执行。可以在释放指令前后设置软件标志，通过共享内存观察。
    • 检查共享资源初始化：确保Core 0在释放其他核心前，已经初始化了DDR2控制器、必要的片内互连等共享硬件。

问题4：系统运行不稳定，偶尔死机，怀疑是电源问题。

  • 排查：
    • 测量纹波：用示波器（带宽足够）的AC耦合模式，仔细测量CVDD、1.1V SerDes等关键电源网络的纹波，尤其是在DSP高速运行时的纹波，确保其在数据手册规定的范围内。
    • 检查负载瞬态响应：在DSP从空闲模式突然切换到全速运行模式时，观察电源电压的跌落情况。可能需要调整电源的反馈环路或增加输出电容。
    • 检查热设计：用手持红外测温枪或热像仪检查DSP芯片表面温度。如果温度过高，可能触发内部热保护导致降频或复位。确保散热片贴合良好，风道畅通。

从C6455迁移到C6474，Bootloader和电源管理的升级是系统设计升级的核心环节。理解安全启动、多核引导、PSC精细功耗管理以及SmartReflex动态调压这些新特性，并妥善处理时钟、电源的硬件设计变更，是项目成功的关键。这个过程充满挑战，但一旦完成，你将获得一个性能更强、安全性更高、更节能的现代化DSP平台。