基于FPGA的特定序列检测器verilog实现,包含testbench和开发板硬件测试

 

 

 

 

 

1.课题概述

本课题采用基于伪码匹配相关峰检测的方式实现基于FPGA的特定序列检测器verilog实现,包含testbench和开发板硬件测试。

2.系统测试效果

当检测到序列的时候，峰值变量opeak会输出一个峰值，然后flag产生一个高电平，表示检测到序列。

3.核心程序与模型

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2025/04/04 14:08:45
// Design Name: 
// Module Name: tops
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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 module tops(
input             i_clk,
input             i_rst,
output  signed[1:0]o_seq,
output signed[9:0]o_peak,
output            o_search_flag 
);signaler signaleru(.i_clk        (i_clk), .i_rst        (i_rst), .o_bits       (o_seq)
);parameter SAMP  = 1;
//设置需要检测的样本
//parameter meq   = 128'b01100111_11010011_01111110_11010100_00011101_11001100_10100111_00000100_11000011_10001011_01001111_01011101_10111010_10011011_10010011_11000011; 
parameter meq   = {64'b01100111_11010011_01111110_11010100_00011101_11001100_10100111_00000100,64'd0}; 
parameter lvl   = 60;seq_search #(SAMP,meq,lvl)
seq_search_u(.i_clk        (i_clk), .i_rst        (i_rst), .i_X          (o_seq), .o_peak       (o_peak),.o_search_flag(o_search_flag));endmodule
00X6_001m

4.系统原理简介

特定序列检测器旨在从输入的信号流里识别出特定的二进制序列。在采用伪码匹配并依据相关峰来检测序列时，其核心原理为：把输入信号和本地存储的特定伪码序列进行相关运算，当输入信号包含特定序列时，相关运算的结果会呈现出一个明显的峰值，也就是相关峰。通过对这个相关峰进行检测，就能判断输入信号中是否存在特定序列。