存储器扩展设计：从1K×4到32K×16的3种位/字扩展方案全解析

存储器扩展设计：从1K×4到32K×16的3种位/字扩展方案全解析

在计算机硬件设计中，存储器扩展是一个基础但至关重要的环节。无论是嵌入式系统开发还是高性能计算架构设计，合理规划存储空间始终是工程师面临的首要挑战之一。本文将深入探讨三种主流扩展方案——位扩展、字扩展以及字位扩展，通过具体案例展示如何将小型存储芯片组合成满足系统需求的大容量存储器。

1. 存储器扩展基础概念

存储器扩展的本质是通过多芯片协同工作来突破单颗芯片的容量限制。假设我们需要设计一个32K×16的存储系统，但市场上仅有1K×4规格的芯片，这时就需要通过扩展技术将多颗芯片"拼接"起来。理解扩展技术前，需要明确几个关键参数：

• 存储单元：每个存储芯片包含若干存储单元，每个单元存储固定位数的数据
• 地址线：决定芯片可寻址的单元数量（n根地址线可寻址2^n个单元）
• 数据线：决定每个单元存储的位数（常见有4位、8位、16位等）

典型芯片规格表示法：

存储字数 × 位数 示例：8K×8 表示： - 可寻址8K（8192）个存储单元 - 每个单元存储8位（1字节）数据

存储芯片扩展主要解决两类问题：

1. 数据位宽不足：CPU数据总线宽度大于单个芯片的数据位宽（位扩展）
2. 地址空间不足：需要的存储字数超过单个芯片容量（字扩展）

2. 位扩展技术详解

位扩展用于解决数据总线宽度与存储芯片位宽不匹配的问题。当CPU数据总线为16位，而存储芯片仅提供4位数据宽度时，就需要将多颗芯片并联使用。

2.1 位扩展实现方法

以1K×4芯片扩展为1K×16为例：

1. 芯片数量计算：

   所需芯片数 = 目标位宽 / 单芯片位宽 = 16位 / 4位 = 4片

2. 连接方式：

   • 地址线：所有芯片的地址线并联，连接到CPU地址总线对应位
   • 数据线：每片芯片负责数据总线的不同位段
   • 控制线：所有芯片的片选(CS)和读写控制并联

典型连接示意图：

CPU地址线A0-A9 ─┬─→ 芯片1 A0-A9 ├─→ 芯片2 A0-A9 ├─→ 芯片3 A0-A9 └─→ 芯片4 A0-A9 CPU数据线： D0-D3 → 芯片1 D0-D3 D4-D7 → 芯片2 D0-D3 D8-D11 → 芯片3 D0-D3 D12-D15→ 芯片4 D0-D3

2.2 位扩展实战案例

场景：使用4片2K×8芯片构建2K×32存储系统

注意：位扩展不增加可寻址空间，只是扩展每次存取的数据位宽

3. 字扩展技术深入解析

字扩展用于增加可寻址的存储单元数量，当所需存储空间超过单颗芯片容量时使用。典型场景是将多颗8K×8芯片组合成32K×8的存储系统。

3.1 字扩展实现方案

核心元件：译码器（如74LS138 3-8译码器）

以4片8K×8芯片构建32K×8系统为例：

1. 芯片数量计算：

   总容量 / 单芯片容量 = 32K / 8K = 4片

2. 地址空间分配：

   • 单芯片需要13根地址线（2^13=8K）
   • 系统需要15根地址线（2^15=32K）
   • 剩余高位地址（A13-A14）用于片选

3. 译码器连接逻辑：

   A14 A13 | 选中芯片 --------+---------- 0 0 | 芯片0（地址范围0000-1FFF） 0 1 | 芯片1（地址范围2000-3FFF） 1 0 | 芯片2（地址范围4000-5FFF） 1 1 | 芯片3（地址范围6000-7FFF）

3.2 字扩展电路设计要点

• 地址线连接：低位地址线直接连接所有芯片，高位地址线输入译码器
• 数据线连接：所有芯片数据线并联到CPU数据总线
• 控制信号：译码器输出分别连接到各芯片的片选端

典型字扩展电路：

module mem_expand( input [14:0] addr, input [7:0] data_in, output [7:0] data_out, input we, ce ); wire [3:0] chip_select; wire [7:0] chip_data[3:0]; // 地址译码 assign chip_select[0] = (addr[14:13] == 2'b00); assign chip_select[1] = (addr[14:13] == 2'b01); assign chip_select[2] = (addr[14:13] == 2'b10); assign chip_select[3] = (addr[14:13] == 2'b11); // 存储芯片实例化 genvar i; generate for(i=0; i<4; i=i+1) begin: chip sram_8k chip( .addr(addr[12:0]), .data(chip_data[i]), .we(we), .ce(ce & chip_select[i]) ); end endgenerate // 数据线复用 assign data_out = chip_data[0] | chip_data[1] | chip_data[2] | chip_data[3]; endmodule

4. 字位复合扩展技术

实际工程中经常需要同时扩展字长和存储容量，这时就需要结合位扩展和字扩展技术。例如用1K×4芯片构建4K×8存储系统。

4.1 复合扩展实施步骤

1. 先进行位扩展：将2片1K×4芯片组成1K×8模块
2. 再进行字扩展：将4个1K×8模块组成4K×8系统
3. 总芯片数计算：位扩展2片 × 字扩展4组 = 8片

地址分配表：

4.2 复合扩展连接示意图

CPU地址线： A0-A9 → 所有芯片地址线 A10-A11 → 译码器输入 CPU数据线： D0-D3 → 每组第一个芯片数据线 D4-D7 → 每组第二个芯片数据线 控制信号： 译码器Y0 → 组0所有芯片CS 译码器Y1 → 组1所有芯片CS ...

5. 实际工程应用案例

5.1 案例1：16位系统设计

需求：使用8K×8芯片为16位CPU设计64K×16存储系统

1. 位扩展：2片8K×8组成8K×16模块
2. 字扩展：8个8K×16模块组成64K×16系统
3. 总芯片数：2×8=16片

地址译码逻辑：

• 芯片地址线：A0-A12（8K寻址）
• 系统地址线：A0-A15（64K寻址）
• 译码器输入：A13-A15

5.2 案例2：嵌入式系统存储设计

参数：

• CPU：32位地址总线，16位数据总线
• 可用芯片：4K×8 SRAM
• 需求：设计128KB存储系统

解决方案：

1. 位扩展：2片4K×8组成4K×16模块
2. 字扩展：128KB/(4K×2B)=16组
3. 总芯片数：2×16=32片
4. 地址分配：
   • 组内寻址：A0-A11（4K）
   • 组间选择：A12-A15（16组）

性能优化技巧：

• 采用bank切换减少访问冲突
• 添加等待状态发生器匹配不同速度的存储芯片
• 使用FPGA实现灵活的地址译码逻辑

6. 扩展方案对比与选型指南

三种扩展方式各有特点，实际设计中需要综合考虑成本、功耗和性能因素：

在FPGA开发中，存储器扩展可以通过IP核配置实现自动化。以Xilinx Vivado为例，使用Block Memory Generator可以轻松实现各种扩展配置，大幅降低设计复杂度。