167、PCIE硬件设计概述：PCB与连接器

167、PCIE硬件设计概述：PCB与连接器

上周调一块新板子，链路训练死活过不去，眼图一塌糊涂。抓包发现LTSSM卡在Polling状态反复跳，折腾两天才发现是连接器焊盘边上的回流孔打得太近，阻抗连续性直接崩了。这种问题仿真未必能全抓到，但板子一上电就现原形——PCIE硬件设计，玩的就是这种细节里的魔鬼。

走线规矩不是摆设

8GT/s的Gen3信号，一个UI只有125ps。走线稍微任性点，码间干扰就能让眼图塌方。差分对100欧姆阻抗是铁律，但实际做板时总有人觉得±10%的余量很安全。我吃过亏：某次用了玻纤效应明显的板材，线宽稍微算偏一点，实测阻抗飘到112欧姆，链路误码率直接飙升三个数量级。

对内等长建议控制在5mil以内，但别死磕这个数字。关键要看差分对的相位匹配，我习惯在绕等长时把正负线并排走，避免为了凑长度硬绕蛇形线——那玩意儿引入的共模噪声比长度差更致命。过孔处一定要对称打地孔，最好用背钻处理残桩，8层板以上建议用盲埋孔。

连接器选型暗坑多

x1、x4、x8、x16连接器看着长得差不多，但混用必死。去年有个项目为了省成本，把x16插槽用在x4设备上，结果下游设备反复热复位。查到最后发现是PRSNT#引脚连接状态不对，主机误判设备在位状态。PCIE连接器的引脚定义是阶梯式的，物理防呆机制千万别想着硬改。

高速引脚区域的焊盘设计要按厂家手册严格来。某大厂连接器手册里明确要求焊盘比引脚宽0.2mm，我们有一次按普通连接器设计，结果回流焊后引脚虚焊一片。现在每次投板前，我都让layout工程师把连接器区域截图发过来，用CAD图纸叠着对