ONFI协议学习(一)——第一章内容
一、ONFI协议接口速率发展
- ONFI v1.0：奠定统一基础
支持 16 位数据总线或附加独立 8 位数据总线及控制信号，实现约 50 MBps 的最大吞吐量，初步解决了 NAND 闪存接口的兼容性问题。 - ONFI v2.x：迈入双倍数据率时代
引入 NV-DDR（双倍数据率）技术，通过双边沿采样机制，实现了传输速率的倍增，大幅提升了数据吞吐能力。 - ONFI v3.x：强化信号完整性
升级至 NV-DDR2 技术，速率翻倍至 533 Mbps。引入差分信号（DQS_t/DQS_c、RE_t/RE_c）有效抑制噪声与干扰；同时采用片内端接（ODT）技术，减少信号反射并简化 PCB 设计。 - ONFI v4.x：迈向低功耗与精准校准
引入 NV-DDR3 技术，将 I/O 电压（VccQ）降至 1.2V 以降低功耗。新增 ZQ Calibration 以校准阻值的偏移，并引入占空比校正（DCC）及读/写 DQ 训练，保障高速传输下的稳定性。
ZQ 校准的技术作为 ODT 辅助工具来校准终端电阻。在设计上外部接一个高精度300ohm电阻进行校准，解决由于电压或温度变化时造成内部阻值漂移带来的信号完整性问题。
- ONFI v5.x：极致速率与功耗优化
引入 NV-LPDDR4 技术，采用判决反馈均衡器（DFE）消除码间干扰；通过写占空比调整（WDCA）、Per-Pin VrefQ 调整、自适应均衡器及非对称 DQS 设计进一步提升信号完整性；结合 LTT 技术，在保持相同速率的同时大幅降低读操作功耗；并引入 SCA（独立命令/地址）技术，优化总线利用效率。
Per-Pin VrefQ调整，这是是一个可选功能，允许NAND器件补偿引脚时序变化。NAND供应商可以通过两种方式之一实现每引脚VrefQ调整：通过偏移实现每引脚VrefQ调整，或通过绝对设置实现每引脚Vref调整。
二、名词与定义
（1）NAND Target：A set of LUNs that share one CE_n signal within one NAND package.
（2）Host Target：A set of NAND Targets that share the same host CE_n signal. If CE_n reduction is not used, then a Host Target is equivalent to a NAND Target.
（3）device：The packaged NAND unit. A device consists of one or more NAND Targets.
（4）LUN (logical unit number)：The minimum unit that can independently execute commands and report status. There are one or more LUNs per NAND Target.
（5）Volume：A Volume is an appointed address to a NAND Target.
（6）Plane：LUN下面的独立并行区域。
（7）block：Consists of multiple pages and is the smallest addressable unit for erase operations.
（8）page：The smallest addressable unit for read and program operations.
- Die级并行（Interleave）：SSD主控通过“交错（Interleave）”命令，在同一个芯片（Chip）上的不同Die之间同时进行读、写、擦除操作。由于不同Die可以独立接收和执行命令，互不干扰，这种方式能显著提升SSD的并发处理能力，尤其在处理多任务或大块数据时效果明显。
- Plane级并行（Multiplane）：在单个Die内部，Die被划分为多个Plane（平面），每个Plane拥有独立的缓存（Page Register）和闪存缓存。通过“多平面（Multiplane）”命令，单个Die内的多个Plane可以同时（同步）进行读、写或擦除操作，从而提升单个Die的并行处理效率。
（9）page register：Register used to read data from that was transferred from the Flash array. For program operations, the data is placed in this register prior to transferring the data to the Flash array.
（10）cache registe：是 NAND Flash 内部每个 Plane 中配备的一个临时数据缓冲区，其容量等于一个页（Page）的大小（含数据区和备用区）。它位于 NAND 芯片的外围接口电路侧，直接与外部 I/O 数据总线相连，是主机数据进入芯片后的"第一站"，也是数据输出到主机前的"最后一站"。
Cache操作与正常操作之间的比较
只是减少总线空闲，提升是“pipeline 利用率
随机读写，总线带宽很低时，cache操作的优势不明显；
Multi-plane操作：NAND Flash 在同一 Die 内部实现并行的核心技术。它允许同时对多个 Plane 执行相同的操作（读/写/擦除），从而显著提升吞吐性能。
Multi-plane操作：
单plane操作：
（11）source synchronous：Source synchronous is when the strobe (DQS) is forwarded with the data to indicate when thedata should be latched. The strobe signal, DQS, can be thought of as an additional data bus bit->NV-DDR.
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（12）Asynchronous：数据仅在WE_n或RE_n信号的单个边沿（通常是上升沿）被锁存，没有独立的时钟信号来支持上升沿和下降沿都传输数据->SDR。