一、前言
本阶段共完成三次作业，主题均围绕数字电路模拟器展开，从最基础的单文件逻辑门仿真，逐步扩展至复杂元件支持，最终引入子电路与异常检测机制，完整覆盖了从需求分析、类设计、算法实现到测试验证的完整工程流程。
题量与覆盖范围
作业4：AND / OR / NOT / XOR / XNOR 五种基础门，约20个测试用例
作业5：在作业4基础上新增三态缓冲器(S)、译码器(M)、多路选择器(Z)、解复用器(F)，约30个测试用例
作业6：引入子电路定义(C{id}:...endc)、端口声明(INPUT:/OUT:)、5类异常检测，约43个测试用例，难度骤升
三次作业层层递进，代码量从约120行增至400+行，设计复杂度呈指数级增长，尤其是作业6的子电路展开与错误检测逻辑，是本阶段最大挑战。
二、设计与分析
2.1 作业4：过程式基础实现
整体架构
作业4采用纯静态过程式设计，全部逻辑集中在一个类中，无内部对象封装。核心数据结构如下：
Main
├── gates: Map<String, int[]> // 门名 → [输出,输入1,输入2,...]
├── inputs: Map<String, Integer> // 输入信号名 → 值
└── conns: List<String[]> // 连接列表 [src, dstComp, dstPin]
关键算法流程
INPUT解析 → 连接解析(addGate) → 迭代传播(simulate) → 输出(output)
对每条连接：取src值 → 写入dst引脚，直到无变化或达1000次
类图
SourceMonitor度量估算
心得：compute() 中用字符首字母区分门类型，虽简洁但可扩展性差；addGate() 中用正则提取参数N，思路正确但对 NOT 门的1输入判断依赖名称首字母 N，存在硬编码风险。
2.2 作业5：面向对象扩展
整体架构
作业5引入 Component 内部类，将元件类型、引脚数组、计算逻辑封装在一起，主类降级为"协调者"。
新增元件引脚布局
S（三态缓冲）: pins[0]=控制, pins[1]=数据输入, pins[2]=输出
M(n)（译码器）: pins[0,1,2]=使能控制, pins[3..3+n-1]=地址输入, pins[3+n..]=输出
Z(n)（多路选择器）: pins[0..n-1]=选择控制, pins[n..n+2^n-1]=数据输入, pins[n+2^n]=输出
F(n)（解复用器）: pins[0..n-1]=选择控制, pins[n]=数据输入, pins[n+1..]=输出
类图
SourceMonitor度量估算
心得：引入 INVALID(-2) 和 UNSET(-3) 两个状态值是本次最大设计进步，避免了作业4中用 -1 混用"未计算"和"无效"的歧义。resetInputPins() 方法定义了但 simulateCircuit() 中未调用（属于遗留设计）。
2.3 作业6：子电路与异常检测
整体架构
作业6设计复杂度最高，引入4个数据类 + 主逻辑，形成清晰的解析→检测→展开→仿真→输出五阶段流水线。
五阶段处理流程
第一阶段（输入解析） → 第二阶段（异常检测：1多源2无源3无目标4乱序5冲突）
→ 第三阶段（全局展开：子电路引脚加C{id}-前缀）
→ 第四阶段（迭代仿真：传播+计算循环）
→ 第五阶段（排序输出：类型→编号→子路）
异常检测逻辑
类图
SourceMonitor度量估算
三、采坑心得
3.1 作业4：INPUT 解析格式与引脚索引混淆
问题描述：作业4中 parse() 方法同时处理 INPUT: 行和连接行 [...]。在解析连接中目标引脚时，代码用 lastIndexOf('-') 切割，然后直接把整个 parts[i] 字符串的前缀作为门名、后缀作为引脚号。
实际踩坑：当 INPUT: X-1 格式（信号名含连字符）出现时，解析器将 X 误认为门名、1 误认为引脚号，导致 addGate("X") 被调用，创建了一个名为 X 的多余门元件，而不是把 X 识别为输入信号名。这导致信号无法正常传播。
3.2 作业5：resetInputPins() 未集成导致多次迭代状态残留
问题描述：simulateCircuit() 设计为多次调用 propagate() + computeAll()，但 resetInputPins() 从未被调用。对于有多个连接驱动同一引脚的场景，第一轮写入后引脚值永久保留。
心得：作业5的 propagate() 采用强制覆盖策略，配合多次迭代虽能工作，但对存在反馈环的电路会产生振荡。正确做法是固定点迭代（直到 changed=false），作业6已采用此方案。
3.3 作业6：子电路引脚全局化的命名冲突
问题描述：localToGlobal() 将子电路内部元件引脚统一加 C{id}- 前缀（如 A1-0 → C1-A1-0）。但主电路中若存在命名为 C1 的信号（虽然罕见），会与子电路前缀产生歧义。
3.4 作业6：错误检测的"作用域隔离"问题
问题描述：checkAllErrors() 先检查所有子电路内部连接，再检查主电路连接。子电路内部的冲突检测使用独立的 dstSet（每个子电路一个），但主电路的冲突检测使用 mainDstSet 跨越所有主电路连接。
数据支撑：通过自测 EX5（含子电路）7个用例全部通过，但平台上 case34（异常检测）仍有失败，定位到 isConnectionInput() 对子电路端口方向判断的边界情况处理不完整。
四、改进建议
已实现的改进方向
作业4→5：将门封装为 Component 对象，避免 Map<String, int[]> 的魔数索引
作业4→5：引入 INVALID / UNSET 状态，语义清晰
作业5→6：子电路抽象为 SubCircuit 类
作业5→6：异常检测前置，避免无效仿真
仍可持续改进的方向
main() 方法过长（≈100行）：应拆分为 parseInput()、expandCircuits()、simulate()、output() 四个独立方法，单一职责原则
硬编码的类型判断：三次作业均使用 switch(type) 判断门类型。可引入策略模式（Strategy Pattern），通过注册表实现零硬编码扩展
迭代终止条件：作业4用固定1000次，作业6用 changed 标志。更健壮的方式是结合两者：changed 标志 + 最大迭代次数上限
错误信息构建：buildError() 使用 switch 表达式，可改为枚举类型携带模板字符串，提升可维护性
输出格式统一：三次作业输出格式略有差异，建议统一为 {fullPinName}:{val} 格式
五、总结
学到了什么
需要进一步学习与研究的方向
时序电路支持：当前三次作业均为组合逻辑（无记忆元件），若引入触发器（D/T/JK Flip-Flop），需要时钟驱动的分步仿真，架构需重新设计
拓扑排序优化：当前迭代传播最坏情况为 O(N²)，可对门依赖关系建图，用拓扑排序确定计算顺序，实现 O(N) 单趟完成
多组输入批量仿真：现有代码每次只处理一组 INPUT:，若题目要求枚举所有输入组合，需要循环驱动仿真引擎，需要 resetInputPins() 的正确集成
PowerDesigner 类图与代码的双向同步：本次手工维护类图，未来可探索从Java代码自动逆向生成类图，提高文档与代码一致性