Cadence OrCAD新手避坑指南：从DRC检查到Annotate重排，搞定网表导出全流程
Cadence OrCAD新手避坑指南：从DRC检查到Annotate重排，搞定网表导出全流程
刚接触Cadence OrCAD的硬件工程师或学生，在第一次独立完成原理图设计并尝试导出网表时，往往会遇到各种报错和警告。这些错误信息看似晦涩难懂，但实际上都有明确的解决路径。本文将从一个"踩坑"新手的视角出发，详细还原从发现问题到解决问题的完整流程，帮助读者系统性地应对首次导出网表时的常见问题。
1. 网表导出失败的初步诊断
当点击"Create Netlist"按钮后弹出错误提示时，新手往往会感到手足无措。实际上，OrCAD已经为我们提供了详细的错误日志，位于项目目录下的netlist.log文件中。打开这个文件，你会发现错误通常分为两大类：
- DRC警告：如
WARNING(ORCAP-1600): Net has fewer than two connections - 位号错误：如
ERROR(ORCAP-36032): Duplicate Reference Designator
我曾在一个项目中遇到这样的场景：导出网表时系统报出21个错误，其中包括15个重复位号错误和6个DRC警告。面对这种情况，正确的处理顺序应该是：
- 先解决DRC警告
- 再处理位号错误
- 最后重新导出网表
提示：养成定期检查netlist.log文件的习惯，即使当前没有报错，也能发现潜在的设计问题。
2. 彻底解决DRC警告问题
DRC（Design Rule Check）是原理图设计的重要质量检查环节。常见的DRC警告包括：
| 警告类型 | 典型描述 | 解决方案 |
|---|---|---|
| ORCAP-1600 | 网络连接少于两个 | 检查悬空网络，添加连接或标记为No Connect |
| ORCAP-1601 | 未连接的引脚 | 确认是否为设计意图，否则添加连接 |
| ORCAP-1603 | 电源网络未连接 | 检查电源符号是否正确放置 |
以最常见的Net has fewer than two connections警告为例，解决步骤如下：
- 在原理图中执行DRC检查：
Tools > Design Rules Check - 勾选所有检查选项，特别注意"Check single node nets"
- 点击"确定"运行检查
- 查看报告，定位到具体网络
- 在原理图中找到该网络，要么：
- 删除不必要的网络
- 添加缺失的连接
- 对确实不需要连接的引脚标记为No Connect（使用大写X键）
# 示例：在OrCAD中运行DRC检查的TCL命令 design_verify -rules -all我曾遇到一个案例：LED控制信号网络出现DRC警告，检查后发现是因为原理图中只放置了LED器件但未连接控制器。这种情况下，要么补全连接，要么将未使用的LED信号标记为No Connect。
3. 处理重复位号(Duplicate Reference)错误
当DRC检查通过后，如果网表导出仍然失败，最常见的错误就是Duplicate Reference Designator。这类错误表明你的原理图中存在多个元件使用了相同的位号（如两个R1电阻）。
OrCAD提供了强大的Annotate工具来解决这个问题，具体操作流程如下：
- 打开Annotate对话框：
Tools > Annotate - 在"Action"部分选择：
- 先执行
Reset part references to "?"（将所有位号重置为问号） - 再执行
Unconditional reference update（无条件重新分配位号）
- 先执行
- 在"Scope"部分选择
Update entire design - 在"Mode"部分选择
Incremental - 点击"确定"应用更改
注意：执行Annotate前建议先备份项目，因为位号变更会影响后续的PCB布局。
我曾经接手过一个项目，其中包含多个原理图页，由于不同页面的设计者没有协调好，导致整个设计中有30多个重复位号。通过上述Annotate流程，系统自动重新分配了所有位号，完美解决了网表导出问题。
4. 高级技巧：定制化位号分配策略
对于复杂项目，可能需要更精细的位号控制。OrCAD允许用户通过以下方式定制位号分配：
- 按页分配位号：在Annotate对话框的"Physical Packaging"选项卡中，可以设置每页使用独立的位号序列
- 按元件类型分配前缀：
- 电阻：R
- 电容：C
- 电感：L
- IC：U
- 保留特定位号：对于关键元件，可以手动指定位号而不参与自动分配
# 示例：通过TCL脚本定制位号分配 set part [get_selected_part] set_attribute $part "Reference" "U99"一个实用的技巧是：在项目初期就规划好位号分配策略，特别是当多人协作时。例如：
- 电源相关元件使用1xx序列（R101、C102等）
- 输入接口电路使用2xx序列
- 核心芯片周边电路使用3xx序列
5. 网表导出的完整流程检查清单
为确保网表导出一次成功，建议按照以下清单逐步检查：
前期准备：
- 确认所有元件都有有效的PCB封装
- 检查所有电源和地网络已正确标注
- 验证跨页连接符(Off-Page Connector)使用正确
DRC检查：
- 运行完整DRC检查
- 解决所有警告和错误
- 特别注意单点网络和未连接引脚
位号管理：
- 检查并解决重复位号问题
- 必要时运行Annotate工具
- 保存位号变更
网表导出设置：
- 选择正确的网表格式（通常为Allegro）
- 设置正确的输出目录
- 配置适当的选项（如包含属性等）
最终验证：
- 导出网表
- 检查netlist.log是否有错误
- 在PCB工具中尝试导入网表验证
以下是一个典型的网表导出配置表示例：
| 配置项 | 推荐设置 | 说明 |
|---|---|---|
| 格式 | Allegro | 适用于Cadence PCB工具 |
| 输出目录 | ./allegro | 与原理图项目分离 |
| 属性包含 | Footprint, Value | 必需的最小属性集 |
| 网络识别 | 按名称 | 保持网络名称一致 |
| 元件识别 | 按位号 | 确保与原理图对应 |
6. 常见问题排查与解决
即使按照上述流程操作，有时仍会遇到一些棘手问题。以下是几个典型场景及解决方案：
场景一：网表导出成功但PCB导入失败
可能原因：
- PCB封装名称不匹配
- 元件引脚定义不一致
- 网络名称包含非法字符
解决方案：
- 检查OrCAD中的封装名称与PCB库中的是否完全一致
- 验证元件引脚编号和类型
- 确保网络名称只包含字母、数字和下划线
场景二：Annotate后位号混乱
可能原因：
- 物理包装(Physical Packaging)设置不当
- 多通道设计处理不当
解决方案：
- 在Annotate对话框中检查"Physical Packaging"设置
- 对于多通道设计，使用
Design > Mirror Design功能 - 必要时手动调整关键元件位号
场景三：DRC警告反复出现
可能原因：
- 设计存在根本性问题
- DRC规则设置过于严格
解决方案：
- 确认警告是否确实影响功能
- 调整DRC检查选项
- 对已知的非问题警告添加注释说明
# 示例：忽略特定网络的DRC检查 drc_ignore -net "TEST_NET"7. 效率提升技巧与快捷键
熟练掌握以下技巧可以大幅提升原理图设计效率：
快捷键：
- W：画线
- R：旋转元件
- X：放置No Connect标记
- Ctrl+C/Ctrl+V：复制粘贴（保持位号为?）
批量操作：
- 使用Shift多选元件后右键批量修改属性
- 通过电子表格视图批量编辑元件参数
模板使用：
- 创建常用电路模块的模板
- 使用Design Cache重用已验证的电路
版本控制：
- 对原理图文件使用Git等版本控制系统
- 重大变更前创建版本快照
一个特别有用的技巧是：在放置元件时立即为其添加正确的封装属性，而不是等到最后统一添加。这样可以避免因遗漏封装而导致的网表导出问题。