从OV7725到HDMI：用纯Verilog给高云FPGA写一个I2C摄像头驱动和时序转换模块

从OV7725到HDMI：用纯Verilog给高云FPGA写一个I2C摄像头驱动和时序转换模块

在嵌入式视觉系统中，FPGA因其并行处理能力和低延迟特性，成为实时图像处理的理想选择。本文将深入探讨如何基于高云FPGA平台，使用纯Verilog语言实现OV7725摄像头的完整驱动方案，包括I2C配置、像素格式转换和HDMI时序生成三大核心模块。不同于现成IP核的"黑箱"式使用，我们将从寄存器配置原理开始，逐步构建可定制的视频处理流水线。

1. OV7725摄像头寄存器配置解析

OV7725作为一款低成本CMOS图像传感器，其功能配置通过I2C接口访问内部寄存器实现。在640x480@60Hz工作模式下，需要重点配置以下寄存器组：

I2C初始化模块的Verilog实现要点：

module i2c_controller ( input clk, input rst_n, output scl, inout sda, output reg config_done ); // 状态机定义 parameter IDLE = 3'd0; parameter START = 3'd1; parameter ADDR = 3'd2; parameter REG = 3'd3; parameter DATA = 3'd4; parameter STOP = 3'd5; reg [2:0] state; reg [7:0] reg_addr; reg [7:0] reg_data; reg [3:0] bit_cnt; reg [15:0] delay_cnt; // 寄存器配置表 reg [15:0] reg_table [0:31]; initial begin reg_table[0] = 16'h1204; // RGB565模式 reg_table[1] = 16'h3D03; // 关闭水平缩放 // ...其他寄存器初始化 end always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= IDLE; config_done <= 0; end else begin case(state) IDLE: begin if (delay_cnt == 16'd50000) begin state <= START; delay_cnt <= 0; end else delay_cnt <= delay_cnt + 1; end // ...其他状态转移逻辑 endcase end end endmodule

注意：OV7725的I2C地址固定为0x42（写模式），每个寄存器写入需要先发送地址字节再发送数据字节。建议在状态机中加入重试机制，以应对总线冲突情况。

2. 视频数据采集与时钟域处理

OV7725输出RGB565格式数据时，采用双时钟周期传输一个像素的模式（即第一个时钟周期传输高8位，第二个时钟传输低8位）。我们需要将其转换为单时钟周期的RGB888格式，关键转换逻辑如下：

module rgb565_to_rgb888 ( input pclk, input vsync, input href, input [7:0] data_in, output reg [23:0] rgb_out, output reg de ); reg [1:0] pixel_phase; reg [7:0] high_byte; always @(posedge pclk) begin if (vsync) begin pixel_phase <= 2'd0; de <= 1'b0; end else if (href) begin pixel_phase <= pixel_phase + 1; case(pixel_phase) 2'd0: high_byte <= data_in; 2'd1: begin rgb_out[23:19] <= {high_byte[7:3]}; // R rgb_out[15:10] <= {high_byte[2:0], data_in[7:5]}; // G rgb_out[7:3] <= {data_in[4:0]}; // B rgb_out[18:16] <= rgb_out[23:21]; // R低位扩展 rgb_out[9:8] <= rgb_out[15:14]; // G低位扩展 rgb_out[2:0] <= rgb_out[7:5]; // B低位扩展 de <= 1'b1; end endcase end else begin de <= 1'b0; end end endmodule

跨时钟域同步的三种实现策略：

1. 双缓冲技术：在源时钟域写入FIFO，在目标时钟域读取
2. 握手协议：使用req/ack信号协调数据传输
3. 异步FIFO：最可靠的方案，适合高速数据流

对于本设计推荐采用异步FIFO方案，核心参数配置：

• 写时钟：OV7725的PCLK（约24MHz）
• 读时钟：HDMI像素时钟（74.25MHz for 720p）
• 深度：至少存储2行图像数据（640x2=1280）

3. HDMI时序生成器设计

HDMI/DVI视频时序需要精确生成以下同步信号：

• HSYNC：行同步脉冲
• VSYNC：场同步脉冲
• DE：数据有效窗口

标准640x480@60Hz的时序参数：

Verilog实现的核心计数器逻辑：

module timing_generator ( input pixel_clk, output reg hs, output reg vs, output reg de, output [11:0] x_pos, output [11:0] y_pos ); reg [11:0] h_counter; reg [11:0] v_counter; // 水平时序参数 parameter H_DISPLAY = 640; parameter H_FRONT = 16; parameter H_SYNC = 96; parameter H_BACK = 48; parameter H_TOTAL = H_DISPLAY + H_FRONT + H_SYNC + H_BACK; // 垂直时序参数 parameter V_DISPLAY = 480; parameter V_FRONT = 10; parameter V_SYNC = 2; parameter V_BACK = 33; parameter V_TOTAL = V_DISPLAY + V_FRONT + V_SYNC + V_BACK; always @(posedge pixel_clk) begin if (h_counter < H_TOTAL - 1) h_counter <= h_counter + 1; else begin h_counter <= 0; if (v_counter < V_TOTAL - 1) v_counter <= v_counter + 1; else v_counter <= 0; end // 生成HSYNC信号 hs <= (h_counter >= H_DISPLAY + H_FRONT) && (h_counter < H_DISPLAY + H_FRONT + H_SYNC); // 生成VSYNC信号 vs <= (v_counter >= V_DISPLAY + V_FRONT) && (v_counter < V_DISPLAY + V_FRONT + V_SYNC); // 数据有效窗口 de <= (h_counter < H_DISPLAY) && (v_counter < V_DISPLAY); // 输出当前像素位置 x_pos <= (h_counter < H_DISPLAY) ? h_counter : 12'd0; y_pos <= (v_counter < V_DISPLAY) ? v_counter : 12'd0; end endmodule

4. 高云FPGA实现优化技巧

针对高云GW5A系列FPGA的架构特点，在实现上述模块时需要特别注意：

资源优化策略：

1. 使用分布式RAM替代Block RAM存储行缓冲
2. 将I2C状态机编码为one-hot形式，提高时序性能
3. 对RGB转换模块进行流水线优化

时序约束示例：

create_clock -name pclk -period 40 [get_ports pclk] create_clock -name hdmi_clk -period 13.5 [get_ports hdmi_clk] set_input_delay -clock pclk -max 15 [get_ports {data_in[*]}] set_output_delay -clock hdmi_clk -max 5 [get_ports {hdmi_data[*]}]

调试技巧：

• 利用高云调试工具中的SignalTap功能实时监测关键信号
• 在I2C模块中添加调试输出，实时显示当前配置状态
• 使用Modelsim进行前仿真时，可加载预录制的测试图像数据

在项目实践中发现，当处理时钟域交叉问题时，采用高云FPGA内置的时钟缓冲资源（BUFG）能显著改善信号质量。特别是在从24MHz摄像头时钟向74.25MHz HDMI时钟过渡时，必须确保时钟网络的低抖动特性。