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简介本资源是一份面向数字电路验证工程师与IC测试初学者的Mentor MBIST工具系统性学习总结聚焦于内置自测试BIST在嵌入式存储器如SRAM、ROM故障检测中的工程实践。内容覆盖MBIST添加必要性、存储器类型特性、典型架构TPG/CUT/RA/DM四模块、适用场景、优缺点对比、常见故障类型永久性/暂时性/逻辑/物理、核心算法LFSR/PRNG/BIST、Mbistarchitect配置方法、ATPG语法要点、BIST变量机制及ROM/SRAM相关附录lib格式、content file规范、脚本实现与Makefile管理结构完整、层次清晰。资源为1个319KB的Word文档.docx含12个主章节与5个技术附录内容源自实际项目经验整理便于快速掌握MBIST集成流程与调试要点。已有1435人学习下载适合需落地MBIST插入、测试激励生成与失效分析的中初级验证工程师参考复用。1. Mbistarchitect 不是“自动加测试电路”的黑盒而是可精确控制测试结构的 RTL 级设计工具很多数字前端工程师第一次接触 Mentor_mbist 学习总结时会下意识把它等同于“跑个 ATPG 工具生成测试向量”——这是典型误解。Mbistarchitect 实际上是 Mentor Graphics现 Siemens EDA提供的、面向 SoC 内嵌存储器SRAM/ROM/寄存器文件等的BIST 架构级建模与集成工具它不生成向量而是生成可综合、可验证、可配置的 BIST 控制器 RTL 模块并与 DFT 流程深度协同。它的核心价值在于让设计者在 RTL 阶段就决定每个 memory 的测试算法March C、March G、NPS、Custom、访问宽度、地址映射方式、故障覆盖率目标、以及与 scan chain 的衔接策略。这意味着一个 28nm SoC 中 300 个异构 memory 的 BIST 插入不再是靠脚本批量 patch而是通过统一架构描述语言MBIST Architectural Description Language, MADL驱动的、带约束的、可追溯的工程化流程。适合 ASIC 前端、DFT 工程师、验证工程师三类角色协同使用——前端定义 memory 接口与测试需求DFT 工程师配置算法与集成策略验证工程师基于生成的 RTL 开展 UVM-based BIST 功能验证。2. 用 Mbistarchitect 在本地跑通最小 SRAM BIST 流程从 MADL 描述到可仿真的 RTLMbistarchitect 的工作流不是“一键生成”而是一套分阶段、可调试的工程链路。其最小可行闭环包含四个关键环节memory 接口抽象 → MADL 架构描述 → BIST 控制器生成 → RTL 集成与仿真验证。整个过程不依赖后端物理信息纯 RTL 层完成因此可在设计早期甚至在 memory compiler 选型前启动。2.1 抽象 memory 接口为什么必须先定义 port map 而非直接写 RTLMbistarchitect 不解析原始 Verilog memory 模块而是要求用户显式声明 memory 的测试可访问接口。这一步本质是建立“测试视角下的 memory 模型”。例如一个双端口 SRAMportA 读写、portB 只读若仅需对 portA 进行全功能测试则必须在 MADL 中明确address_width 10对应 1K×widthdata_width 32portA_read_enable,portA_write_enable,portA_write_data,portA_read_dataportB_read_enable,portB_read_data但标记为test_access false提示test_access false并非忽略该端口而是告诉 Mbistarchitect此端口在 BIST 运行期间保持高阻或固定电平避免测试干扰。若遗漏此设置生成的控制器可能错误驱动 portB导致仿真失败或覆盖率虚高。2.2 编写 MADL 文件用结构化语法定义 BIST 行为而非写状态机MADL 是一种声明式语言语法类似 SystemVerilog interface YAML 的混合体。以下是最小可运行的sram_1k32.madl示例memory sram_1k32 { address_width 10; data_width 32; port portA { read_enable portA_ren; write_enable portA_wen; write_data portA_wdata; read_data portA_rdata; test_access true; } bist_algorithm march_c; // 支持 march_c, march_g, nps, custom bist_clock clk; bist_reset rst_n; bist_enable bist_en; }该文件不含任何时序逻辑或状态转移只描述“谁来测、怎么测、用什么信号”。Mbistarchitect 根据此描述自动生成符合 IEEE 1500 标准的 wrapper 模块含mbist_ctrl,mbist_wrapper,mbist_dmi等子模块并确保所有控制信号满足 setup/hold 约束。2.3 执行 mbistarchitect 命令生成 RTL关键参数含义与常见失败原因在终端中执行生成命令假设已设置MENTOR_HOME和 licensembistarchitect -f sram_1k32.madl \ -o ./gen/ \ -top_module sram_1k32_bist_top \ -language verilog \ -coverage_goal 99.5 \ -verbose参数含义必填性典型误用-f输入 MADL 文件路径必填指向不存在的文件或权限不足-o输出目录自动创建必填目录已存在且含同名文件导致覆盖冲突-top_module生成顶层模块名必填名称含非法字符如-导致 Verilog 语法错误-language输出语言verilog/vhdl必填指定vhdl但项目流程只支持 Verilog后续无法综合-coverage_goal目标故障覆盖率%可选设为100.0导致工具无限循环尝试算法组合生成失败最常见原因是 MADL 中bist_clock或bist_reset信号名与实际 RTL 中不一致。Mbistarchitect 不做信号名匹配校验仅原样插入因此仿真时会出现x值传播。建议在生成前用grep -n bist_clock\|bist_reset sram_1k32.madl确认拼写。3. 集成生成的 BIST RTL 到设计中三步走通 DFT 与功能验证协同生成的 RTL 不是独立模块必须作为子模块嵌入原有 memory hierarchy并与 chip-level DFT infrastructure 对接。这一步常被低估却是量产芯片 BIST 可靠性的分水岭。3.1 修改原 memory wrapper插入 BIST wrapper 并重定向端口假设原 SRAM 模块实例名为u_sram_inst其端口为addr_i,din_i,dout_o,we_i,re_i,clk_i,rst_n_i。集成步骤如下添加 BIST wrapper 实例sram_1k32_bist_top u_sram_bist ( .clk(clk_i), .rst_n(rst_n_i), .bist_en(bist_mode), // 来自 chip-level DFT controller .portA_addr(addr_i), .portA_wdata(din_i), .portA_rdata(dout_o), .portA_wen(we_i ~bist_mode), // 关键BIST 模式下屏蔽原写使能 .portA_ren(re_i ~bist_mode), // 关键BIST 模式下屏蔽原读使能 .mbist_done(mbist_done_sram), // 连接到 DFT controller 的 done 信号 .mbist_fail(mbist_fail_sram) // 连接到 DFT controller 的 fail 信号 );删除原u_sram_inst的端口连接将其替换为 wrapper 的内部 memory 实例Mbistarchitect 已在./gen/下生成sram_1k32.v含 memory array BIST logic。添加 scan enable 逻辑若 chip-level DFT 使用 scan insertion需确保bist_en信号可由 scan chain 驱动。通常在顶层添加assign bist_mode (scan_mode) ? scan_bist_en : pin_bist_en;3.2 编写 UVM BIST sequence验证 March C 算法是否真正执行生成的 RTL 是否按 MADL 描述运行不能只靠波形看mbist_done拉高。必须用 UVM sequence 注入可控激励验证算法行为。以下为验证 March C 的关键片段class mbist_march_c_seq extends uvm_sequence #(uvm_sequence_item); virtual task body(); // Step 1: 写全 0 start_bist(march_c); wait_for_done(); // Step 2: 读全 0 → 写全 1 → 读全 1 → 读全 0标准 March C 流程 // 此处调用 driver 发送特定地址/数据序列 for (int i 0; i 1024; i) begin // 地址 i 写 0 send_write(i, 32h0); // 地址 i 读 0验证写入 send_read(i, 32h0); // 地址 i 写 1 send_write(i, 32hFFFFFFFF); // 地址 i 读 1验证写入 send_read(i, 32hFFFFFFFF); // 地址 i 读 0验证恢复 send_read(i, 32h0); end endtask endclass注意send_write/send_read不是直接操作 DUT 端口而是通过uvm_driver驱动bist_en和 memory 接口信号模拟 BIST 控制器内部行为。若验证失败优先检查 MADL 中bist_algorithm是否拼写为march_c大小写敏感而非marchc或MARCH_C。3.3 与 ATPG 工具协同BIST 与 scan 的分工边界在哪Mbistarchitect 生成的 BIST 与 ATPG如 Tessent TestKompress并非竞争关系而是互补。典型分工如下检测对象推荐方法工具链位置覆盖率特点Memory cell stuck-at / transition faultsMbistarchitect March algorithmRTL 阶段生成综合后即固化99.9%算法保证Memory peripheral logicaddress decoder, sense ampATPG on scan chains后端 netlist 阶段运行通常 92~96%依赖 scan 可控可观性Non-memory logicFSM, datapathATPG on scan chains同上主要覆盖目标因此在tessent shell中运行 ATPG 时应将 Mbistarchitect 生成的 BIST wrapper 模块设为set_dont_use避免 ATPG 尝试对其插入 scan造成冗余和时序恶化。命令示例set_dont_use -hier {sram_1k32_bist_top/*}4. Mbistarchitect 的 3 个必调参数-max_iterations、-algorithm_priority、-dmi_interfaceMbistarchitect 默认参数适用于通用场景但在复杂 SoC 中必须根据 memory 特性主动调整。以下三个参数直接影响生成质量、运行时间与集成难度是 DFT 工程师必须掌握的“调优杠杆”。4.1-max_iterations控制算法搜索深度避免无意义超时当指定bist_algorithm custom或coverage_goal 99.0时Mbistarchitect 会尝试多种算法变体组合以逼近目标。-max_iterations限制单次 run 的最大尝试次数。默认值100在 small memory 上足够但在 64Mb eMMC cache 这类大 memory 上可能因迭代不足导致覆盖率卡在 98.7% 无法提升。mbistarchitect -f large_cache.madl \ -max_iterations 500 \ -coverage_goal 99.95 \ -o ./gen_large/提示若增加-max_iterations后仍无法达标说明 MADL 中address_width或data_width与实际 memory 不符或port定义遗漏了某条控制线如 byte-enable需回溯验证接口抽象。4.2-algorithm_priority显式指定算法偏好绕过默认启发式陷阱Mbistarchitect 默认按march_c march_g nps优先级选择算法。但某些工艺下march_g对 disturb fault 更敏感而npsN-pulse stress对 retention fault 更有效。此时需强制指定mbistarchitect -f retention_test.madl \ -algorithm_priority nps,march_c \ -o ./gen_retention/该参数接受逗号分隔列表工具按顺序尝试首个满足覆盖率目标的即采用。注意nps算法需在 MADL 中额外声明 pulse count例如bist_algorithm nps; nps_pulse_count 3; // 施加 3 次脉冲4.3-dmi_interface启用 IEEE 1500 DMI 接口打通 chip-level DFT controller-dmi_interface参数决定是否生成符合 IEEE 1500 标准的 DMIDesign-for-Test Module Interface端口。启用后生成的 wrapper 将包含dmi_clk,dmi_rst_n,dmi_address,dmi_write_data,dmi_read_data,dmi_write_en,dmi_read_en等信号可直接接入 Tessent 或 Synopsys DFTMAX 的 chip-level BIST controller。mbistarchitect -f dmi_ready.madl \ -dmi_interface \ -o ./gen_dmi/生成的 RTL 中sram_1k32_bist_top模块将多出一组 DMI 端口其内部逻辑自动将 DMI 协议解码为对 memory port 的读写操作。这使得 chip-level DFT controller 可以用统一寄存器编程方式管理数百个 memory 的 BIST无需为每个 memory 单独布线bist_en信号。DMI 信号功能典型连接对象dmi_address[15:0]BIST 控制寄存器地址如 0x0START, 0x4STATUSChip-level DFT controller 的 AHB/APB 总线dmi_write_data[31:0]写入控制字bit0start, bit1reset同上dmi_read_data[31:0]读取状态bit0done, bit1fail, bit16:8progress同上启用 DMI 后验证重点从“能否跑完”转向“寄存器读写时序是否满足 DMI spec”需在 testbench 中加入 DMI protocol checker。本文还有配套的精品资源点击获取 Mbistarchitect：RTL级嵌入式存储器BIST架构设计与集成
简介本资源是一份面向数字电路验证工程师与IC测试初学者的Mentor MBIST工具系统性学习总结聚焦于内置自测试BIST在嵌入式存储器如SRAM、ROM故障检测中的工程实践。内容覆盖MBIST添加必要性、存储器类型特性、典型架构TPG/CUT/RA/DM四模块、适用场景、优缺点对比、常见故障类型永久性/暂时性/逻辑/物理、核心算法LFSR/PRNG/BIST、Mbistarchitect配置方法、ATPG语法要点、BIST变量机制及ROM/SRAM相关附录lib格式、content file规范、脚本实现与Makefile管理结构完整、层次清晰。资源为1个319KB的Word文档.docx含12个主章节与5个技术附录内容源自实际项目经验整理便于快速掌握MBIST集成流程与调试要点。已有1435人学习下载适合需落地MBIST插入、测试激励生成与失效分析的中初级验证工程师参考复用。1. Mbistarchitect 不是“自动加测试电路”的黑盒而是可精确控制测试结构的 RTL 级设计工具很多数字前端工程师第一次接触 Mentor_mbist 学习总结时会下意识把它等同于“跑个 ATPG 工具生成测试向量”——这是典型误解。Mbistarchitect 实际上是 Mentor Graphics现 Siemens EDA提供的、面向 SoC 内嵌存储器SRAM/ROM/寄存器文件等的BIST 架构级建模与集成工具它不生成向量而是生成可综合、可验证、可配置的 BIST 控制器 RTL 模块并与 DFT 流程深度协同。它的核心价值在于让设计者在 RTL 阶段就决定每个 memory 的测试算法March C、March G、NPS、Custom、访问宽度、地址映射方式、故障覆盖率目标、以及与 scan chain 的衔接策略。这意味着一个 28nm SoC 中 300 个异构 memory 的 BIST 插入不再是靠脚本批量 patch而是通过统一架构描述语言MBIST Architectural Description Language, MADL驱动的、带约束的、可追溯的工程化流程。适合 ASIC 前端、DFT 工程师、验证工程师三类角色协同使用——前端定义 memory 接口与测试需求DFT 工程师配置算法与集成策略验证工程师基于生成的 RTL 开展 UVM-based BIST 功能验证。2. 用 Mbistarchitect 在本地跑通最小 SRAM BIST 流程从 MADL 描述到可仿真的 RTLMbistarchitect 的工作流不是“一键生成”而是一套分阶段、可调试的工程链路。其最小可行闭环包含四个关键环节memory 接口抽象 → MADL 架构描述 → BIST 控制器生成 → RTL 集成与仿真验证。整个过程不依赖后端物理信息纯 RTL 层完成因此可在设计早期甚至在 memory compiler 选型前启动。2.1 抽象 memory 接口为什么必须先定义 port map 而非直接写 RTLMbistarchitect 不解析原始 Verilog memory 模块而是要求用户显式声明 memory 的测试可访问接口。这一步本质是建立“测试视角下的 memory 模型”。例如一个双端口 SRAMportA 读写、portB 只读若仅需对 portA 进行全功能测试则必须在 MADL 中明确address_width 10对应 1K×widthdata_width 32portA_read_enable,portA_write_enable,portA_write_data,portA_read_dataportB_read_enable,portB_read_data但标记为test_access false提示test_access false并非忽略该端口而是告诉 Mbistarchitect此端口在 BIST 运行期间保持高阻或固定电平避免测试干扰。若遗漏此设置生成的控制器可能错误驱动 portB导致仿真失败或覆盖率虚高。2.2 编写 MADL 文件用结构化语法定义 BIST 行为而非写状态机MADL 是一种声明式语言语法类似 SystemVerilog interface YAML 的混合体。以下是最小可运行的sram_1k32.madl示例memory sram_1k32 { address_width 10; data_width 32; port portA { read_enable portA_ren; write_enable portA_wen; write_data portA_wdata; read_data portA_rdata; test_access true; } bist_algorithm march_c; // 支持 march_c, march_g, nps, custom bist_clock clk; bist_reset rst_n; bist_enable bist_en; }该文件不含任何时序逻辑或状态转移只描述“谁来测、怎么测、用什么信号”。Mbistarchitect 根据此描述自动生成符合 IEEE 1500 标准的 wrapper 模块含mbist_ctrl,mbist_wrapper,mbist_dmi等子模块并确保所有控制信号满足 setup/hold 约束。2.3 执行 mbistarchitect 命令生成 RTL关键参数含义与常见失败原因在终端中执行生成命令假设已设置MENTOR_HOME和 licensembistarchitect -f sram_1k32.madl \ -o ./gen/ \ -top_module sram_1k32_bist_top \ -language verilog \ -coverage_goal 99.5 \ -verbose参数含义必填性典型误用-f输入 MADL 文件路径必填指向不存在的文件或权限不足-o输出目录自动创建必填目录已存在且含同名文件导致覆盖冲突-top_module生成顶层模块名必填名称含非法字符如-导致 Verilog 语法错误-language输出语言verilog/vhdl必填指定vhdl但项目流程只支持 Verilog后续无法综合-coverage_goal目标故障覆盖率%可选设为100.0导致工具无限循环尝试算法组合生成失败最常见原因是 MADL 中bist_clock或bist_reset信号名与实际 RTL 中不一致。Mbistarchitect 不做信号名匹配校验仅原样插入因此仿真时会出现x值传播。建议在生成前用grep -n bist_clock\|bist_reset sram_1k32.madl确认拼写。3. 集成生成的 BIST RTL 到设计中三步走通 DFT 与功能验证协同生成的 RTL 不是独立模块必须作为子模块嵌入原有 memory hierarchy并与 chip-level DFT infrastructure 对接。这一步常被低估却是量产芯片 BIST 可靠性的分水岭。3.1 修改原 memory wrapper插入 BIST wrapper 并重定向端口假设原 SRAM 模块实例名为u_sram_inst其端口为addr_i,din_i,dout_o,we_i,re_i,clk_i,rst_n_i。集成步骤如下添加 BIST wrapper 实例sram_1k32_bist_top u_sram_bist ( .clk(clk_i), .rst_n(rst_n_i), .bist_en(bist_mode), // 来自 chip-level DFT controller .portA_addr(addr_i), .portA_wdata(din_i), .portA_rdata(dout_o), .portA_wen(we_i ~bist_mode), // 关键BIST 模式下屏蔽原写使能 .portA_ren(re_i ~bist_mode), // 关键BIST 模式下屏蔽原读使能 .mbist_done(mbist_done_sram), // 连接到 DFT controller 的 done 信号 .mbist_fail(mbist_fail_sram) // 连接到 DFT controller 的 fail 信号 );删除原u_sram_inst的端口连接将其替换为 wrapper 的内部 memory 实例Mbistarchitect 已在./gen/下生成sram_1k32.v含 memory array BIST logic。添加 scan enable 逻辑若 chip-level DFT 使用 scan insertion需确保bist_en信号可由 scan chain 驱动。通常在顶层添加assign bist_mode (scan_mode) ? scan_bist_en : pin_bist_en;3.2 编写 UVM BIST sequence验证 March C 算法是否真正执行生成的 RTL 是否按 MADL 描述运行不能只靠波形看mbist_done拉高。必须用 UVM sequence 注入可控激励验证算法行为。以下为验证 March C 的关键片段class mbist_march_c_seq extends uvm_sequence #(uvm_sequence_item); virtual task body(); // Step 1: 写全 0 start_bist(march_c); wait_for_done(); // Step 2: 读全 0 → 写全 1 → 读全 1 → 读全 0标准 March C 流程 // 此处调用 driver 发送特定地址/数据序列 for (int i 0; i 1024; i) begin // 地址 i 写 0 send_write(i, 32h0); // 地址 i 读 0验证写入 send_read(i, 32h0); // 地址 i 写 1 send_write(i, 32hFFFFFFFF); // 地址 i 读 1验证写入 send_read(i, 32hFFFFFFFF); // 地址 i 读 0验证恢复 send_read(i, 32h0); end endtask endclass注意send_write/send_read不是直接操作 DUT 端口而是通过uvm_driver驱动bist_en和 memory 接口信号模拟 BIST 控制器内部行为。若验证失败优先检查 MADL 中bist_algorithm是否拼写为march_c大小写敏感而非marchc或MARCH_C。3.3 与 ATPG 工具协同BIST 与 scan 的分工边界在哪Mbistarchitect 生成的 BIST 与 ATPG如 Tessent TestKompress并非竞争关系而是互补。典型分工如下检测对象推荐方法工具链位置覆盖率特点Memory cell stuck-at / transition faultsMbistarchitect March algorithmRTL 阶段生成综合后即固化99.9%算法保证Memory peripheral logicaddress decoder, sense ampATPG on scan chains后端 netlist 阶段运行通常 92~96%依赖 scan 可控可观性Non-memory logicFSM, datapathATPG on scan chains同上主要覆盖目标因此在tessent shell中运行 ATPG 时应将 Mbistarchitect 生成的 BIST wrapper 模块设为set_dont_use避免 ATPG 尝试对其插入 scan造成冗余和时序恶化。命令示例set_dont_use -hier {sram_1k32_bist_top/*}4. Mbistarchitect 的 3 个必调参数-max_iterations、-algorithm_priority、-dmi_interfaceMbistarchitect 默认参数适用于通用场景但在复杂 SoC 中必须根据 memory 特性主动调整。以下三个参数直接影响生成质量、运行时间与集成难度是 DFT 工程师必须掌握的“调优杠杆”。4.1-max_iterations控制算法搜索深度避免无意义超时当指定bist_algorithm custom或coverage_goal 99.0时Mbistarchitect 会尝试多种算法变体组合以逼近目标。-max_iterations限制单次 run 的最大尝试次数。默认值100在 small memory 上足够但在 64Mb eMMC cache 这类大 memory 上可能因迭代不足导致覆盖率卡在 98.7% 无法提升。mbistarchitect -f large_cache.madl \ -max_iterations 500 \ -coverage_goal 99.95 \ -o ./gen_large/提示若增加-max_iterations后仍无法达标说明 MADL 中address_width或data_width与实际 memory 不符或port定义遗漏了某条控制线如 byte-enable需回溯验证接口抽象。4.2-algorithm_priority显式指定算法偏好绕过默认启发式陷阱Mbistarchitect 默认按march_c march_g nps优先级选择算法。但某些工艺下march_g对 disturb fault 更敏感而npsN-pulse stress对 retention fault 更有效。此时需强制指定mbistarchitect -f retention_test.madl \ -algorithm_priority nps,march_c \ -o ./gen_retention/该参数接受逗号分隔列表工具按顺序尝试首个满足覆盖率目标的即采用。注意nps算法需在 MADL 中额外声明 pulse count例如bist_algorithm nps; nps_pulse_count 3; // 施加 3 次脉冲4.3-dmi_interface启用 IEEE 1500 DMI 接口打通 chip-level DFT controller-dmi_interface参数决定是否生成符合 IEEE 1500 标准的 DMIDesign-for-Test Module Interface端口。启用后生成的 wrapper 将包含dmi_clk,dmi_rst_n,dmi_address,dmi_write_data,dmi_read_data,dmi_write_en,dmi_read_en等信号可直接接入 Tessent 或 Synopsys DFTMAX 的 chip-level BIST controller。mbistarchitect -f dmi_ready.madl \ -dmi_interface \ -o ./gen_dmi/生成的 RTL 中sram_1k32_bist_top模块将多出一组 DMI 端口其内部逻辑自动将 DMI 协议解码为对 memory port 的读写操作。这使得 chip-level DFT controller 可以用统一寄存器编程方式管理数百个 memory 的 BIST无需为每个 memory 单独布线bist_en信号。DMI 信号功能典型连接对象dmi_address[15:0]BIST 控制寄存器地址如 0x0START, 0x4STATUSChip-level DFT controller 的 AHB/APB 总线dmi_write_data[31:0]写入控制字bit0start, bit1reset同上dmi_read_data[31:0]读取状态bit0done, bit1fail, bit16:8progress同上启用 DMI 后验证重点从“能否跑完”转向“寄存器读写时序是否满足 DMI spec”需在 testbench 中加入 DMI protocol checker。本文还有配套的精品资源点击获取